數(shù)字邏輯與數(shù)字系統(tǒng)

第四版前言
第1章　開關(guān)理論基礎(chǔ)
1.1 二進(jìn)制系統(tǒng)
1.1.1 連續(xù)量和離散量
1.1.2 開關(guān)量
1.1.3 數(shù)字波形
1.2 數(shù)制與碼制
1.2.1 進(jìn)位計(jì)數(shù)制
1.2.2 進(jìn)位計(jì)數(shù)制的相互轉(zhuǎn)換
1.2.3 二進(jìn)制編碼
1.3 邏輯函數(shù)及其描述工具
1.3.1 邏輯函數(shù)的基本概念
1.3.2 邏輯函數(shù)的描述工具
1.3.3 基本邏輯運(yùn)算
1.3.4 正邏輯、負(fù)邏輯、三態(tài)門
1.4 布爾代數(shù)
1.4.1 布爾代數(shù)的基本定律
1.4.2 布爾代數(shù)運(yùn)算的基本規(guī)則
1.4.3 用布爾代數(shù)簡化邏輯函數(shù)
1.5 卡諾圖
1.5.1 卡諾圖的結(jié)構(gòu)與特點(diǎn)
1.5.2 用卡諾圖簡化邏輯函數(shù)
1.6 數(shù)字集成電路
1.6.1 集成電路的制造技術(shù)類型
1.6.2 集成電路的封裝類型
1.6.3 集成電路的規(guī)模類型
1.6.4 集成電路的使用特性
小結(jié)
習(xí)題
第2章　組合邏輯
2.1 組合邏輯分析
2.1.1 逐級電平推導(dǎo)法
2.1.2 列寫布爾表達(dá)式法
2.1.3 數(shù)字波形圖分析法
2.1.4 列寫邏輯電路真值表法
2.1.5 組合邏輯中的競爭冒險(xiǎn)
2.2 組合邏輯設(shè)計(jì)
2.2.1 組合邏輯設(shè)計(jì)步驟
2.2.2 邏輯問題的描述
2.2.3 利用任意項(xiàng)的邏輯設(shè)計(jì)
2.3 組合邏輯電路的等價(jià)變換
2.3.1 狄摩根定理的應(yīng)用
2.3.2 與非門、或非門作為通用元件
2.3.3 利用與非門／非或門進(jìn)行等價(jià)變換
2.3.4 邏輯函數(shù)的“與或非”門實(shí)現(xiàn)
2.4 數(shù)據(jù)選擇器與分配器
2.4.1 數(shù)據(jù)選擇器
2.4.2 數(shù)據(jù)分配器
2.5 譯碼器和編碼器
2.5.1 譯碼器
2.5.2 編碼器
2.6 數(shù)據(jù)比較器和加法器
2.6.1 數(shù)據(jù)比較器
2.6.2 加法器
2.7 奇偶校驗(yàn)器
2.7.1 奇偶校驗(yàn)的基本原理
2.7.2 具有奇偶校驗(yàn)的數(shù)據(jù)傳輸
小結(jié)
習(xí)題
第3章　時序邏輯
3.1 鎖存器
3.1.1 鎖存器的基本特性
3.1.2 基本SR鎖存器
3.1.3 門控SR鎖存器
3.1.4 門控D鎖存器
3.2 觸發(fā)器
3.2.1 SR觸發(fā)器
3.2.2 D觸發(fā)器
3.2.3 JK觸發(fā)器
3.2.4 觸發(fā)器的應(yīng)用和時間參數(shù)
3.3 寄存器和移位寄存器
3.3.1 寄存器
3.3.2 移位寄存器
3.4 計(jì)數(shù)器
3.4.1 同步計(jì)數(shù)器
3.4.2 異步計(jì)數(shù)器
3.4.3 中規(guī)模集成計(jì)數(shù)器及應(yīng)用
3.5 定時脈沖產(chǎn)生器
3.5.1 時鐘脈沖源電路
3.5.2 節(jié)拍脈沖產(chǎn)生器
3.5.3 數(shù)字鐘
3.6 同步時序邏輯分析
3.6.1 同步時序邏輯電路的描述工具
3.6.2 同步時序邏輯電路分析的一般方法
3.7 同步時序邏輯設(shè)計(jì)
3.7.1 同步時序邏輯設(shè)計(jì)方法和步驟
3.7.2 建立原始狀態(tài)表的方法
3.7.3 狀態(tài)編碼
小結(jié)
習(xí)題
第4章　存儲邏輯
4.1 特殊存儲部件
4.1.1 寄存器堆
4.1.2 寄存器隊(duì)列
4.1.3 寄存器堆棧
4.2 隨機(jī)讀寫存儲器RAM
4.2.1 RAM的邏輯結(jié)構(gòu)
4.2.2 地址譯碼方法
4.2.3 SRAM存儲器
4.2.4 DRAM存儲器
4.3 只讀存儲器ROM
4.3.1 掩模ROM
4.3.2 可編程ROM
4.4 FLASH存儲器
4.4.1 FLASH存儲元
4.4.2 FILASH存儲器的基本操作
4.4.3 FLASH存儲器的陣列結(jié)構(gòu)
4.5 存儲器容量的擴(kuò)充
4.5.1 字長位數(shù)擴(kuò)展
4.5.2 字存儲容量擴(kuò)展
4.5.3 存儲器模塊條
小結(jié)
習(xí)題
第5章　可編程邏輯
5.1 PLD的基本概念
5.1.1 可編程陣列
5.1.2 PLD的類型
5.2 現(xiàn)場可編程門陣列FPGA
5.2.1 FPGA的基本結(jié)構(gòu)
5.2.2 可組態(tài)邏輯塊CLB
5.2.3 SRAM為基礎(chǔ)的FPGA
5.3 在系統(tǒng)可編程ISP
5.3.1 ispLSI器件的體系結(jié)構(gòu)
5.3.2 在系統(tǒng)編程原理I
5.4 可編程邏輯的原理圖方式設(shè)計(jì)
5.4.1 編程環(huán)境和設(shè)計(jì)流程圖
5.4.2 設(shè)計(jì)輸入
5.4.3 功能模擬
5.4.4 綜合和實(shí)現(xiàn)（軟件）
5.4.5 時序模擬
5.4.6 器件下載
5.5 可編程邏輯的VHDL文本方式設(shè)計(jì)
5.5.1 VHDL的基本概念
5.5.2 VHDL的組合邏輯設(shè)計(jì)
5.5.3 VHDL的時序邏輯設(shè)計(jì)
小結(jié)
習(xí)題
第6章　數(shù)字系統(tǒng)
6.1 數(shù)字系統(tǒng)的基本概念
6.1.1 一個數(shù)字系統(tǒng)實(shí)例
6.1.2 數(shù)字系統(tǒng)的基本模型
6.1.3 數(shù)字系統(tǒng)與邏輯功能部件的區(qū)別
6.2 數(shù)據(jù)通路
6.2.1 總線結(jié)構(gòu)
6.2.2 數(shù)據(jù)通路實(shí)例
6.3 由頂向下的設(shè)計(jì)方法
6.3.1 數(shù)字系統(tǒng)的設(shè)計(jì)任務(wù)
6.3.2 算法狀態(tài)機(jī)和算法流程圖
6.4 小型控制器的設(shè)計(jì)
6.4.1 控制器的基本概念
6.4.2 計(jì)數(shù)器型控制器
6.4.3 多路選擇器型控制器
6.4.4 定序型控制器
6.5 微程序控制器的設(shè)計(jì)
6.5.1 微程序控制的基本原理
6.5.2 微程序控制器的一般結(jié)構(gòu)
6.5.3 微程序控制器的設(shè)計(jì)
6.6 數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例
6.6.1 由頂向下——子系統(tǒng)的劃分
6.6.2 小犁榨制器的實(shí)現(xiàn)方案
6.6.3 微程序控制器的實(shí)現(xiàn)方案
小結(jié)
習(xí)題
第7章　教學(xué)實(shí)驗(yàn)設(shè)計(jì)
7.1 教學(xué)實(shí)驗(yàn)儀器與測試工具
7.1.1 TEC-5A／5B數(shù)字邏輯與計(jì)算機(jī)組成實(shí)驗(yàn)系統(tǒng)
7.1.2 示波器
7.1.3 數(shù)字萬用表
7.1.4 邏輯測試筆
7.2 基本邏輯門和三態(tài)門實(shí)驗(yàn)
7.3 數(shù)據(jù)選擇器、譯碼器、全加器實(shí)驗(yàn)
7.4 觸發(fā)器、移位寄存器實(shí)驗(yàn)
7.5 計(jì)數(shù)器實(shí)驗(yàn)
7.6 四相時鐘分配器實(shí)驗(yàn)
7.7 E2PROM實(shí)驗(yàn)
7.8 可編程器件的原理圖方式設(shè)計(jì)實(shí)驗(yàn)
7.9 可編程器件的VHDL文本方式設(shè)計(jì)實(shí)驗(yàn)
第8章　課程綜合設(shè)計(jì)
8.1 簡易頻率計(jì)設(shè)計(jì)
8.2 交通燈控制器設(shè)計(jì)
8.3 電子鐘設(shè)計(jì)
8.4 藥片裝瓶系統(tǒng)設(shè)計(jì)
參考文獻(xiàn)
附錄A 《數(shù)字邏輯與數(shù)字系統(tǒng)》（第四版）配套課件與設(shè)備
附錄B “數(shù)字邏輯與數(shù)字系統(tǒng)”精品課程建設(shè)經(jīng)驗(yàn)