數(shù)字電路的邏輯分析與設(shè)計

第1章　數(shù)制和碼制
1.1　進位計數(shù)制
1.2　常用進位制之間的轉(zhuǎn)換
1.2.1　其他進制向十進制的轉(zhuǎn)換
1.2.2　十進制向其他進制的轉(zhuǎn)換
1.2.3　進制與八進制之間的轉(zhuǎn)換
1.2.4　二進制與十六進制之間的轉(zhuǎn)換
1.3　帶符號二進制數(shù)的代碼表示
1.3.1　真值與機器數(shù)
1.3.2　原碼
1.3.3　反碼
1.3.4　補碼
1.3.5　模和同余的概念
1.3.6　真值、原碼、反碼、補碼之間的關(guān)系
1.4　編碼
1.4.1　自然二進制代碼
1.4.2　十進制數(shù)字符號的常用代碼
1.4.3　可靠性代碼
1.4.4　字符代碼
本章小結(jié)
思考題
習(xí)題
第2章　邏輯代數(shù)基礎(chǔ)
2.1　邏輯代數(shù)中的基本概念
2.2　邏輯代數(shù)的基本運算
2.2.1　與運算
2.2.2　或運算
2.2.3　非運算
2.3　邏輯代數(shù)的基本公理、定理及規(guī)則
2.3.1　巴輯代數(shù)的基本公理
2.3.2　邏輯代數(shù)的基本定理
2.3.3　乏輯代數(shù)的三個基本規(guī)則
2.4　邏輯函數(shù)的性質(zhì)
2.4.1　復(fù)合邏輯
2.4.2　邏輯函數(shù)的基本表達式
2.4.3　邏輯函數(shù)的標(biāo)準(zhǔn)表達式
2.5　邏輯函數(shù)的化簡
2.5.1　邏輯函數(shù)的代數(shù)化簡法
2.5.2　邏輯函數(shù)的卡諾圖化簡法
2.5.3　具有無關(guān)項的邏輯函數(shù)及其化簡
2.5.4　具有多個輸出的邏輯函數(shù)的化簡
2.5.5　輸入無反變量的邏輯函數(shù)的化簡
2.5.6　幾種典型邏輯函數(shù)的卡諾圖表示
本章小結(jié)
思考題
習(xí)題
第3章　硬件描述語言基礎(chǔ)
3.1　概述
3.2　Verilog HDL模塊的概念和結(jié)構(gòu)
3.3　Verilog HDL基礎(chǔ)知識
3.3.1　數(shù)字常量
3.3.2　標(biāo)志符
3.3.3　關(guān)鍵字
3.4　Verilog HDL的數(shù)據(jù)類型
3.4.1　連線型數(shù)據(jù)
3.4.2　寄存器型數(shù)據(jù)
3.5　Verilog HDL的運算符
3.5.1　算術(shù)運算符
3.5.2　邏輯運算符
3.5.3　位運算符
3.5.4　關(guān)系運算符
3.5.5　等式運算符
3.5.6　歸約運算符
3.5.7　移位運算符
3.5.8　條件運算符
3.5.9　拼接運算符
3.5.1　0運算符的優(yōu)先級
3.6　Verilog HDL模塊的門級描述方式
3.6.1　結(jié)構(gòu)描述的概念
3.6.2　Verilog HDL內(nèi)置門級元件
3.6.3　Verilog HDL內(nèi)置基本門元件的調(diào)用
3.6.4　Verilog HDL門級描述模型
3.7　Verilog HDL模塊的數(shù)據(jù)流描述方式
3.7.1　數(shù)據(jù)流描述的概念
3.7.2　Verilog HDL的數(shù)據(jù)流描述模型
3.7.3　Verilog HDL的數(shù)據(jù)流描述設(shè)計舉例
3.8　Verilog HDL模塊的行為描述方式
3.8.1　行為描述的概念
3.8.2　Verilog HDL的行為描述模型
3.8.3　Verilog HDL行為語句——過程賦值語句
3.8.4　Verilog HDL行為語句——if…else條件語句
3.8.5　Verilog HDL行為語句——case分支控制語句
3.8.6　Verilog HDL行為語句——for循環(huán)語句
本章小結(jié)
思考題
習(xí)題
第4章　組合電路的邏輯分析與設(shè)計
4.1　概述
4.1.1　邏輯門符號標(biāo)準(zhǔn)
4.1.2　邏輯門的等效符號
4.1.3　信號名及有效電平
4.1.4　引端的有效電平
4.1.5　引端有效電平的變換(混合邏輯變換)
4.2　組合電路的邏輯分析
4.3　組合電路的設(shè)計
4.4　編碼器
4.4.1　普通編碼器
4.4.2　優(yōu)先權(quán)編碼器
4.5　譯碼器
4.5.1　二進制譯碼器
4.5.2　BCD譯碼器
4.5.3　BCD-七段數(shù)字顯示譯碼器
4.6　數(shù)據(jù)分配器
4.7　數(shù)據(jù)選擇器
4.8　三態(tài)緩沖器
4.9　數(shù)值比較電路
4.10　加法器
4.10.1　串行進位加法器
4.10.2　超前進位加法器
4.11　奇偶校驗電路
4.12　組合電路中的競爭與險象
4.12.1　競爭與險象
4.12.2　險象的分類
4.12.3　邏輯險象的判斷
4.12.4　邏輯險象的消除
本章小結(jié)
思考題
習(xí)題
第5章　鎖存器與觸發(fā)器
5.1　概述
5.2　基本RS鎖存器
5.3　帶使能端的RS鎖存器
5.4　D鎖存器
5.5　JK鎖存器
5.6　主從JK觸發(fā)器
5.7　負(fù)邊沿JK觸發(fā)器
5.8　正邊沿D觸發(fā)器
5.9　T觸發(fā)器和T觸發(fā)器
5.10　不同類型觸發(fā)器之間的轉(zhuǎn)換
5.11　觸發(fā)器的Verilog HDL模型
本章小結(jié)
思考題
習(xí)題
第6章　同步時序電路的分析
6.1　概述
6.1.1　時序電路的基本結(jié)構(gòu)
6.1.2　時序電路的分類
6.1.3　時序電路的描述方法
6.2　同步時序電路的分析方法與步驟
6.3　同步時序電路分析舉例
6.4　同步時序電路中的“掛起”現(xiàn)象
本章小結(jié)
思考題
習(xí)題
第7章　典型同步時序電路的設(shè)計與應(yīng)用
7.1　概述
7.2　計數(shù)器
7.2.1　二進制同步計數(shù)器的設(shè)計與描述
7.2.2　多種編碼十進制計數(shù)器的Verilog HDL模型
7.2.3　基于MSI計數(shù)器7　4　LS1　6　3　的電路分析與應(yīng)用
7.2.4　其他類型的MSI計數(shù)器簡介
7.2.5　任意模數(shù)加1　計數(shù)器的Verilog HDL模型
7.3　寄存器
7.4　移位寄存器_
7.4.1　串行輸入一串行輸出結(jié)構(gòu)的移位寄存器
7.4.2　串行輸入一并行輸出結(jié)構(gòu)的移位寄存器
7.4.3　并行輸入一串行輸出結(jié)構(gòu)的移位寄存器
7.4.4　多功能移位寄存器7　4　LS1　9　4
7.5　移位寄存器型計數(shù)器
7.5.1　環(huán)形計數(shù)器
7.5.2　扭環(huán)形計數(shù)器
7.5.3　最大長度移位型計數(shù)器
7.6　節(jié)拍分配器
7.6.1　移位型節(jié)拍(脈沖)分配器
7.6.2　計數(shù)型節(jié)拍(脈沖)分配器
7.7　序列信號發(fā)生器
本章小結(jié)
思考題
習(xí)題
第8章　一般同步時序電路的設(shè)計
8.1　原始狀態(tài)圖(表)的建立
8.2　狀態(tài)化簡
8.3　狀態(tài)分配
8.4　一般同步時序電路設(shè)計舉例
本章小結(jié)
思考題
習(xí)題
參考文獻