Verilog HDL與數(shù)字ASIC設計基礎

第1章　概述
1.1　EDA技術的發(fā)展
1.2　硬件描述語言
1.2.1　HDL的發(fā)展
1.2.2　HDL的內容與特點
1.3　可編程邏輯器件與專用集成電路
1.3.1　可編程邏輯器件
1.3.2　專用集成電路
1.3.3　基于IP核復用技術的SOC芯片
1.3.4　FPGA／CPLD與ASIC設計流程
1.4　數(shù)字系統(tǒng)設計方法
1.4.1　數(shù)字系統(tǒng)的組成
1.4.2　自下而上的設計方法
1.4.3　自上而下的設計方法
1.5　EDA設計工具的選擇
思考題和習題一
第2章　Verilog HDL基礎
2.1　Verilog HDL的基本語法規(guī)則
2.1.1　詞法規(guī)定
2.1.2　邏輯值集合
2.1.3　常量及其表示
2.1.4　變量的數(shù)據(jù)類型
2.2　Verilog HDL運算符
2.2.1　算術運算符
2.2.2　相等與全等運算符
2.2.3　邏輯運算符
2.2.4　位運算符
2.2.5　縮位運算符
2.2.6　位拼接運算符
2.2.7　運算符的優(yōu)先級別
2.3　Verilog HDL程序的基本結構
2.3.1　Verilog HDL程序的基本結構
2.3.2　簡單Verilog HDL程序實例
2.4　邏輯功能的仿真與測試
2.4.1　使用QuartusⅡ軟件進行仿真
2.4.2　使用ModelSim軟件進行仿真
思考題和習題二
第3章　Verilog HDL常甩建模方式
3.1　Verilog HDL結構級建模
3.1.1　多輸人門
3.1.2　多輸出門
3.1.3　三態(tài)門
3.1.4　門級建模設計舉例
3.1.5　分層次的電路設計方法簡介
3.2　Verilog HDL數(shù)據(jù)流建模
3.2.1　數(shù)據(jù)流建模的基本語句
3.2.2　數(shù)據(jù)流建模舉例
3.3　Verilog HDL行為級建模
3.3.1　行為級建模的基本語句
3.3.2　觸發(fā)器和移位寄存器的建模
3.3.3　計數(shù)器的建模
3.3.4　FIFP的建模
3.4　Verilog HDL函數(shù)與任務的使用
3.4.1　函數(shù)（function）說明語句
3.4.2　任務（task）說明語句
思考題和習題三
第4章　有限狀態(tài)機設計
4.1　狀態(tài)機的基本概念
4.1.1　狀態(tài)機的基本結構及類型
4.1.2　狀態(tài)機的狀態(tài)圖表示法
4.1.3　狀態(tài)機的設計步驟
4.2　基于Verilog HDL的狀態(tài)機描述方法
4.2.1　狀態(tài)圖的建立過程
4.2.2　推薦的狀態(tài)圖描述方法
4.3　狀態(tài)機設計中的關鍵技術
4.3.1　狀態(tài)編碼
4.3.2　消除輸出端產(chǎn)生的毛刺
4.3.3　使用One-hot編碼方案設計狀態(tài)機
4.4　狀態(tài)機設計舉例
4.4.1　汽車尾燈控制電路設計
4.4.2　十字路口交通燈控制電路設計
4.4.3　串行D／A轉換器邏輯控制電路設計
思考題和習題四
第5章　Altera公司的CPLD／FPGA
5.1　可編程邏輯器件綜述
5.1.1　PLD發(fā)展簡史
5.1.2　PLD的表示方法
5.1.3　PLD的與一或陣列結構
5.1.4　與一或陣列實現(xiàn)組合邏輯函數(shù)的原理
5.1.5　PLD器件實現(xiàn)時序邏輯電路的基本原理
5.1.6　通用型GAL器件的基本結構
5.2　MAX7000S系列器件結構
5.2.1　Altera公司的產(chǎn)品簡介
5.2.2　MAX7000S系列器件結構
5.3　MAX3000A系列器件結構
5.3.1　器件概述
5.3.2　MAX3000A系列器件的結構特點
5.4　FLEX10K系列器件結構
5.4.1　FPGA實現(xiàn)邏輯函數(shù)的基本原理
5.4.2　FLEX10K系列器件結構
5.5　Cyclone系列器件結構
5.5.1　功能描述
5.5.2　Cyclone系列器件結構
5.6　MAX Ⅱ系列器件
5.6.1　功能描述
5.6.2　MAX Ⅱ系列器件結構
5.7　FPGA最小系統(tǒng)電路設計
5.7.1　電源電路和LED指示燈電路
5.7.2　復位電路
5.7.3　外部時鐘振蕩電路
5.7.4　FPGA的下載配置電路
5.7.5　用戶擴展接口
5.7.6　FPGA芯片與各模塊的接口電路
思考題和習題五
第6章　Altera FPGA器件的配置
6.1　配置方式與配置過程
6.1.1　配置方式
6.1.2　配置過程
6.2　配置接口電路
6.2.1　主動串行（AS）配置
6.2.2　被動串行（PS）配置
6.2.3　快速被動并行（FPP）配置
6.2.4　被動并行異步（PPA）配置
6.2.5　JTAG配置
6.2.6　配置電路設計注意事項
6.3　FPGA的配置存儲器與ByteBlaster Ⅱ下載電纜
6.3.1　FPGA的配置存儲器
6.3.2　ByteBlaster Ⅱ下載電纜的使用
6.3.3　ByteBlaster Ⅱ下載電纜的電路原理圖
6.4　配置軟件的設置與配置文件
6.4.1　配置模式與配置存儲器的選擇
6.4.2　復用配置引腳的處理
6.4.3　通用配置選項
6.4.4　配置文件
思考題和習題六
第7章　Quartus Ⅱ6.0軟件的使用
7.1　設計流程概述
7.2　設計與仿真的過程
7.2.1　使用向導建立新工程
7.2.2　輸入設計文件
7.2.3　編譯前的設置
7.2.4　編譯設計文件
7.2.5　設計項目的仿真驗證
7.2.6　應用RTL觀察器查看電路圖
7.3　引腳分配與器件編程
7.3.1　引腳分配
7.3.2　器件編程
7.4　Altera宏功能模塊的使用
7.4.1　嵌入式鎖相環(huán)ALTPLL宏功能模塊的調用
7.4.2　嵌入式LPM＿FIFO宏功能模塊的調用
思考題和習題七
第8章　數(shù)字電路與系統(tǒng)的設計實例
8.1　籃球競賽30秒定時器設計與實現(xiàn)
8.1.1　定時器的功能要求
8.1.2　設計分析
8.1.3　邏輯設計
8.1.4　設計實現(xiàn)
8.2　多位LED顯示器的動態(tài)掃描譯碼電路設計
8.2.1　功能要求
8.2.2　設計分析
8.2.3　邏輯設計
8.2.4　設計實現(xiàn)
8.3　CPLD與矩陣式鍵盤接口電路的設計
8.3.1　接口電路的功能要求
8.3.2　接口電路的分析
8.3.3　接口電路的邏輯設計
8.4　多功能數(shù)字鐘電路的分層次設計
8.4.1　數(shù)字鐘的功能要求
8.4.2　設計分析
8.4.3　數(shù)字鐘主體電路邏輯設計
8.4.4　功能擴展電路邏輯設計
8.4.5　多功能數(shù)字鐘頂層電路設計
8.5　頻率計的設計
8.5.1　頻率計的功能要求
8.5.2　設計分析
8.5.3　頻率計主體電路邏輯設計
8.5.4　頻率計頂層電路設計
8.6　DDS函數(shù)信號發(fā)生器的設計
8.6.1　DDS的功能要求
8.6.2　設計分析
8.6.3　各主要模塊的邏輯設計
8.6.4　DDS函數(shù)信號發(fā)生器頂層設計
第9章　異步串口通信及UART實現(xiàn)
9.1　UART接口實現(xiàn)原理
9.1.1　串行通信的概念
9.1.2　基本的UART通信協(xié)議
9.2　UART接口模塊的層次化設計
9.2.1　UART接口的功能模塊劃分
9.2.2　配置文件UART＿INC.H
9.2.3　頂層模塊的功能描述UART.V
9.2.4　接收模塊的功能描述U＿REC.V
9.2.5　發(fā)送模塊的功能描述U＿XMIT.V
9.2.6　波特率變換模塊的功能描述BAUD.V
9.2.7　微處理器接口模塊的功能描述
9.3　對UART接口模塊的功能仿真
9.3.1　對接收模塊的功能仿真
9.3.2　對發(fā)送模塊的功能仿真
9.3.3　對波特率變換模塊的功能仿真
9.3.4　對微處理器接口模塊的功能仿真
9.3.5　對UART接口模塊的功能仿真
9.4　邏輯綜合與時序仿真
9.5　下載與驗證測試
9.5.1　驗證系統(tǒng)概述
9.5.2　驗證結果
第10章　數(shù)字電路與數(shù)字系統(tǒng)實驗
實驗一　基本數(shù)字電路設計
實驗二　跑馬燈電路設計
實驗三　有限狀態(tài)機設計
實驗四　多功能數(shù)字鐘設計
實驗五　FPGA與PC串口通信實驗
實驗六　基于FPGA的DDS信號源設計
實驗七　數(shù)字頻率相位測量儀的設計
附錄A　Verilog HDL關鍵字
附錄B　常用EDA軟件使用指南
B.1　仿真軟件ModelSim 6.0的使用
B.1.1　設計與仿真流程
B.1.2　對層次化設計的仿真
B.1.3　布線后的時序仿真
B.2　邏輯綜合軟件LeonardoSpectrtim的使用
附錄C　Altera DE2開發(fā)板的使用說明
C.1　Altera DE2開發(fā)板的結構與測試
C.1.1　DE2開發(fā)板的結構
C.1.2　DE2開發(fā)板的測試
C.2　DE2開發(fā)板上FPGA的引腳與其他資源的連接
C.3　FPGA芯片：EP2C35的配置方法
參考文獻