Verilog數(shù)字系統(tǒng)設(shè)計(jì)教程

第一部分 Verilog數(shù)字設(shè)計(jì)基礎(chǔ)
第1章 Verilog的基本知識(shí)
　　1.1 硬件描述語(yǔ)言HDL
　　1.2 Verilog HDL的歷史
1.2.1 什么是Verilog HDL
1.2.2 Verilog HDL的產(chǎn)生及發(fā)展
1.3 Verilog HDL和 VHDL的比較
　　1.4 Verilog的應(yīng)用情況和適用的設(shè)計(jì)
　　1.5 采用Verilog HDL設(shè)計(jì)復(fù)雜數(shù)字電路的優(yōu)點(diǎn)
1.5.1 傳統(tǒng)設(shè)計(jì)方法——電路原理圖輸入法
1.5.2 Verilog HDL設(shè)計(jì)法與傳統(tǒng)的電路原理圖輸入法的比較
1.5.3 Verilog的標(biāo)準(zhǔn)化與軟核的重用
1.5.4 軟核、固核和硬核的概念及其重用
　　1.6 采用硬件描述語(yǔ)言(Verilog HDL)的設(shè)計(jì)流程簡(jiǎn)介
1.6.1 自頂向下(Top_Down)設(shè)計(jì)的基本概念
1.6.2 層次管理的基本概念
1.6.3 具體模塊的設(shè)計(jì)編譯和仿真的過(guò)程
1.6.4 具體工藝器件的優(yōu)化、映像和布局布線
　　小結(jié)
　　思考題
　第2章 Verilog語(yǔ)法的基本概念
　　概述
2.1 Verilog模塊的基本概念
　　2.2 Verilog用于模塊的測(cè)試
　　小結(jié)
　　思考題
　第3章 模塊的結(jié)構(gòu)、數(shù)據(jù)類型、變量和基本運(yùn)算符號(hào)
　　概述
　　3.1 模塊的結(jié)構(gòu)
3.1.1 模塊的端口定義
3.1.2 模塊內(nèi)容
3.1.3 理解要點(diǎn)
3.1.4 要點(diǎn)總結(jié)
　　3.2 數(shù)據(jù)類型及其常量和變量
3.2.1 常量
3.2.2 變量
　　3.3 運(yùn)算符及表達(dá)式
3.3.1 基本的算術(shù)運(yùn)算符
3.3.2 位運(yùn)算符
　　小結(jié)
　　思考題
　第4章 運(yùn)算符、賦值語(yǔ)句和結(jié)構(gòu)說(shuō)明語(yǔ)句
　　概述
　　4.1 邏輯運(yùn)算符
　　4.2 關(guān)系運(yùn)算符
　　4.3 等式運(yùn)算符
　　4.4 移位運(yùn)算符
　　4.5 位拼接運(yùn)算符
　　4.6 縮減運(yùn)算符
　　4.7 優(yōu)先級(jí)別
　　4.8 關(guān) 鍵 詞
　　4.9 賦值語(yǔ)句和塊語(yǔ)句
　　　4.9.1 賦值語(yǔ)句
　　　4.9.2 塊語(yǔ)句
　　小結(jié)
　　思考題
　第5章 條件語(yǔ)句、循環(huán)語(yǔ)句、塊語(yǔ)句與生成語(yǔ)句
　　概述
　　5.1 條件語(yǔ)句（if_else語(yǔ)句）
　　5.2 case語(yǔ)句
　　5.3 條件語(yǔ)句的語(yǔ)法
　　5.4 多路分支語(yǔ)句
　　5.5 循環(huán)語(yǔ)句
　　　5.5.1 forever語(yǔ)句
　　　5.5.2 repeat語(yǔ)句
　　　5.5.3 while語(yǔ)句
　　　5.5.4 for語(yǔ)句
　　5.6 順序塊和并行塊
　　　5.6.1 塊語(yǔ)句的類型
　　　5.6.2 塊語(yǔ)句的特點(diǎn)
　　5.7 生成塊
　　　5.7.1 循環(huán)生成語(yǔ)句
　　　5.7.2 條件生成語(yǔ)句
　　　5.7.3 case生成語(yǔ)句
　　5.8舉例
　　　5.8.1 四選一多路選擇器
　　　5.8.2 四位計(jì)數(shù)器
　　小結(jié)
　　思考題
　第6章 結(jié)構(gòu)語(yǔ)句、系統(tǒng)任務(wù)、函數(shù)語(yǔ)句和顯示系統(tǒng)任務(wù)
　　概述
　　6.1 結(jié)構(gòu)說(shuō)明語(yǔ)句
6.1.1 initial語(yǔ)句
6.1.2 always語(yǔ)句
　　6.2 task和function說(shuō)明語(yǔ)句
6.2.1 task和function說(shuō)明語(yǔ)句的不同點(diǎn)
6.2.2 task說(shuō)明語(yǔ)句
6.2.3 function說(shuō)明語(yǔ)句
6.2.4 函數(shù)的使用舉例
6.2.5 自動(dòng)（遞歸）函數(shù)
6.2.6 常量函數(shù)
6.2.7 帶符號(hào)函數(shù)
　　6.3 關(guān)于使用任務(wù)和函數(shù)的小結(jié)
6.4 常用的系統(tǒng)任務(wù)
6.4.1 ＄display和＄write任務(wù)
6.4.2 文件輸出
6.4.3 顯示層次
6.4.4 選通顯示
6.4.5 值變轉(zhuǎn)儲(chǔ)文件
　　6.5 其他系統(tǒng)函數(shù)和任務(wù)
　　小結(jié)
　　思考題
　第7章 調(diào)試用系統(tǒng)任務(wù)和常用編譯預(yù)處理語(yǔ)句
　　概述
　　7.1 系統(tǒng)任務(wù) ＄monitor
　　7.2 時(shí)間度量系統(tǒng)函數(shù)＄time
　　7.3 系統(tǒng)任務(wù)＄finish
　　7.4 系統(tǒng)任務(wù)＄stop
　　7.5 系統(tǒng)任務(wù)＄readmemb和＄readmemh
　　7.6 系統(tǒng)任務(wù) ＄random
　　7.7 編譯預(yù)處理
7.7.1 宏定義define
7.7.2 文件包含"處理include
7.7.3 時(shí)間尺度timescale
7.7.4 條件編譯命令ifdef、else、endif
7.7.5 條件執(zhí)行
　　小結(jié)
　　思考題
　第8章 語(yǔ)法概念總復(fù)習(xí)練習(xí)
　　概述
　　小結(jié)
第二部分 設(shè)計(jì)和驗(yàn)證部分
　第9章 Verilog HDL模型的不同抽象級(jí)別
　　概述
　　9.1 門(mén)級(jí)結(jié)構(gòu)描述
9.1.1 與非門(mén)、或門(mén)和反向器及其說(shuō)明語(yǔ)法
9.1.2 用門(mén)級(jí)結(jié)構(gòu)描述D觸發(fā)器
9.1.3 由已經(jīng)設(shè)計(jì)成的模塊構(gòu)成更高一層的模塊
　　9.2 Verilog HDL的行為描述建模
9.2.1 僅用于產(chǎn)生仿真測(cè)試信號(hào)的Verilog HDL行為描述建模
9.2.2 Verilog HDL建模在TopDown設(shè)計(jì)中的作用和行為建模的可綜合性問(wèn)題
　　9.3 用戶定義的原語(yǔ)
　　小結(jié)
　　思考題
　第10章 如何編寫(xiě)和驗(yàn)證簡(jiǎn)單的純組合邏輯模塊
　　概述
　　10.1 加法器
　　10.2 乘法器
　　10.3 比較器
　　10.4 多路器
　　10.5 總線和總線操作
　　10.6 流水線
　　小結(jié)
　　思考題
　第11章 復(fù)雜數(shù)字系統(tǒng)的構(gòu)成
　　概述
　　11.1 運(yùn)算部件和數(shù)據(jù)流動(dòng)的控制邏輯
11.1.1 數(shù)字邏輯電路的種類
11.1.2 數(shù)字邏輯電路的構(gòu)成
　　11.2 數(shù)據(jù)在寄存器中的暫時(shí)保存
　　11.3 數(shù)據(jù)流動(dòng)的控制
　　11.4 在Verilog HDL設(shè)計(jì)中啟用同步時(shí)序邏輯
　　11.5 數(shù)據(jù)接口的同步方法
　　小結(jié)
　　思考題
　第12章 同步狀態(tài)機(jī)的原理、結(jié)構(gòu)和設(shè)計(jì)
　　概述
　　12.1 狀態(tài)機(jī)的結(jié)構(gòu)
　　12.2 Mealy狀態(tài)機(jī)和Moore狀態(tài)機(jī)的不同點(diǎn)
　　12.3 如何用Verilog來(lái)描述可綜合的狀態(tài)機(jī)
12.3.1 用可綜合Verilog模塊設(shè)計(jì)狀態(tài)機(jī)的典型辦法
12.3.2 用可綜合的Verilog模塊設(shè)計(jì)、用獨(dú)熱碼表示狀態(tài)的狀態(tài)機(jī)
12.3.3 用可綜合的Verilog模塊設(shè)計(jì)、由輸出指定的碼表示狀態(tài)的狀態(tài)機(jī)
12.3.4 用可綜合的Verilog模塊設(shè)計(jì)復(fù)雜的多輸出狀態(tài)機(jī)時(shí)常用的方法
　　小結(jié)
　　思考題
　第13章 設(shè)計(jì)可綜合的狀態(tài)機(jī)的指導(dǎo)原則
　　概述
　　13.1 用Verilog HDL語(yǔ)言設(shè)計(jì)可綜合的狀態(tài)機(jī)的指導(dǎo)原則
　　13.2 典型的狀態(tài)機(jī)實(shí)例
　　13.3 綜合的一般原則
　　13.4 語(yǔ)言指導(dǎo)原則
　　13.5 可綜合風(fēng)格的Verilog HDL模塊實(shí)例
13.5.1 組合邏輯電路設(shè)計(jì)實(shí)例
13.5.2 時(shí)序邏輯電路設(shè)計(jì)實(shí)例
　　13.6 狀態(tài)機(jī)的置位與復(fù)位
13.6.1 狀態(tài)機(jī)的異步置位與復(fù)位
13.6.2 狀態(tài)機(jī)的同步置位與復(fù)位
小結(jié)
思考題
第14章 深入理解阻塞和非阻塞賦值的不同
　　概述
14.1 阻塞和非阻塞賦值的異同
14.1.1 阻塞賦值
14.1.2 非阻塞賦值
　　14.2 Verilog模塊編程要點(diǎn)
　　14.3 Verilog的層次化事件隊(duì)列
　　14.4 自觸發(fā)always塊
　　14.5 移位寄存器模型
　　14.6 阻塞賦值及一些簡(jiǎn)單的例子
　　14.7 時(shí)序反饋移位寄存器建模
　　14.8 組合邏輯建模時(shí)應(yīng)使用阻塞賦值
　　14.9 時(shí)序和組合的混合邏輯——使用非阻塞賦值
　　14.10 其他阻塞和非阻塞混合使用的原則
　　14.11 對(duì)同一變量進(jìn)行多次賦值
　　14.12 常見(jiàn)的對(duì)于非阻塞賦值的誤解
　　小結(jié)
　　思考題
　第15章 較復(fù)雜時(shí)序邏輯電路設(shè)計(jì)實(shí)踐
　　概述
　　小結(jié)
　　思考題
　第16章 復(fù)雜時(shí)序邏輯電路設(shè)計(jì)實(shí)踐
　　概述
16.1 二線制I2C CMOS串行EEPROM的簡(jiǎn)單介紹
16.2 I2C總線特征介紹
16.3 二線制I2C CMOS串行EEPROM的讀寫(xiě)操作
16.4 EEPROM的Verilog HDL程序
總結(jié)
　　思考題
　第17章 簡(jiǎn)化的 RISC_CPU設(shè)計(jì)
　　概述
17.1 課題的來(lái)由和設(shè)計(jì)環(huán)境介紹
17.2 什么是CPU
17.3 RISC_CPU結(jié)構(gòu)
　17.3.1 時(shí)鐘發(fā)生器
　 17.3.2 指令寄存器
17.3.3 累加器
17.3.4 算術(shù)運(yùn)算器
17.3.5 數(shù)據(jù)控制器
17.3.6 地址多路器
17.3.7 程序計(jì)數(shù)器
17.3.8 狀態(tài)控制器
17.3.9 外圍模塊
　　17.4 RISC_CPU 操作和時(shí)序
17.4.1 系統(tǒng)的復(fù)位和啟動(dòng)操作
17.4.2 總線讀操作
17.4.3 總線寫(xiě)操作
17.5 RISC_CPU尋址方式和指令系統(tǒng)
17.6 RISC_CPU模塊的調(diào)試
17.6.1 RISC_CPU模塊的前仿真
17.6.2 RISC_CPU模塊的綜合
17.6.3 RISC_CPU模塊的優(yōu)化和布局布線
　　小結(jié)
　　思考題
　第18章 虛擬器件/接口、IP和基于平臺(tái)的設(shè)計(jì)方法及其在大型數(shù)字系統(tǒng)設(shè)計(jì)中的作用
　　概述
　　18.1 軟核和硬核、宏單元、虛擬器件、設(shè)計(jì)和驗(yàn)證IP以及基于平臺(tái)的設(shè)計(jì)方法
　　18.2 設(shè)計(jì)和驗(yàn)證IP供應(yīng)商
　　18.3 虛擬模塊的設(shè)計(jì)
　　18.4 虛擬接口模塊的實(shí)例
　　小結(jié)
　　思考題
第三部分 設(shè)計(jì)示范與實(shí)驗(yàn)練習(xí)
　概述
　練習(xí)一 簡(jiǎn)單的組合邏輯設(shè)計(jì)
　練習(xí)二 簡(jiǎn)單分頻時(shí)序邏輯電路的設(shè)計(jì)
　練習(xí)三 利用條件語(yǔ)句實(shí)現(xiàn)計(jì)數(shù)分頻時(shí)序電路
　練習(xí)四 阻塞賦值與非阻塞賦值的區(qū)別
　練習(xí)五 用always塊實(shí)現(xiàn)較復(fù)雜的組合邏輯電路
　練習(xí)六 在Verilog HDL中使用函數(shù)
　練習(xí)七 在Verilog HDL中使用任務(wù)（task）
　練習(xí)八 利用有限狀態(tài)機(jī)進(jìn)行時(shí)序邏輯的設(shè)計(jì)
　練習(xí)九 利用狀態(tài)機(jī)實(shí)現(xiàn)比較復(fù)雜的接口設(shè)計(jì)
　練習(xí)十 通過(guò)模塊實(shí)例調(diào)用實(shí)現(xiàn)大型系統(tǒng)的設(shè)計(jì)
　練習(xí)十一 簡(jiǎn)單卷積器的設(shè)計(jì)
　　附錄一 A/D轉(zhuǎn)換器的Verilog HDL模型機(jī)所需要的技術(shù)參數(shù)
　　附錄二 2K*8位 異步 CMOS 靜態(tài)RAM HM65162模型
　練習(xí)十二 利用SRAM設(shè)計(jì)一個(gè)FIFO
第四部分 語(yǔ)法篇
　語(yǔ)法篇1 關(guān)于Verilog HDL的說(shuō)明
　　一、 關(guān)于 IEEE 1364標(biāo)準(zhǔn)
　　二、 Verilog簡(jiǎn)介
　　三、 語(yǔ)法總結(jié)
　　四、 編寫(xiě)Verilog HDL源代碼的標(biāo)準(zhǔn)
　　五、 設(shè)計(jì)流程
　語(yǔ)法篇2 Verilog硬件描述語(yǔ)言參考手冊(cè)
　　一、 Verilog HDL語(yǔ)句與常用標(biāo)志符（按字母順序排列）
　　二、 系統(tǒng)任務(wù)和函數(shù)（System task and function）
　　三、 常用系統(tǒng)任務(wù)和函數(shù)的詳細(xì)使用說(shuō)明
　　四、 Command Line Options 命令行的可選項(xiàng)
　　五、 IEEE Verilog 13642001標(biāo)準(zhǔn)簡(jiǎn)介
參考文獻(xiàn)