Xilinx可編程邏輯器件應(yīng)用與系統(tǒng)設(shè)計

第一部分　ISE10.X平臺級設(shè)計工具
　第1章 ISE 10.x設(shè)計工具簡介和使用
1.1 概述
1.2 設(shè)計流程
1.3 使用ISE 10.x軟件
1.3.1 概述
1.3.2 工程創(chuàng)建和實現(xiàn)
1.3.3 EDIF設(shè)計輸入
1.3.4 設(shè)計工具小結(jié)
1.4 Xilinx綜合技術(shù)XST
1.4.1 XST綜述
1.4.2 設(shè)置XST屬性
1.5 ISE工具的實現(xiàn)策略
1.5.1 綜述
1.5.2 Implement屬性
1.6 配置工具iMPACT
1.6.1 使用iMPACT生成PROM文件
1.6.2 使用iMPACT下載配置文件
1.7 本章小結(jié)
　第2章 ISE 10.x的輔蹴蚶工具
2.1 概述
2.2 結(jié)構(gòu)化設(shè)計向?qū)Ш虸P核生成工具
2.2.1 在ISE 10.x工具中使用Core Generator
2.2.2 用Core Generator工具建立一個新的工程
2.2.3 Core Generator工具中的存儲器編輯器
2.3 布局規(guī)劃器
2.3.1 布局規(guī)劃器概述
2.3.2 布局規(guī)劃器的功能和應(yīng)用
2.3.3 使用布局規(guī)劃器
2.4 FPGA底層編輯器
2.4.1 FPGA底層編輯器概述
2.4.2 使用FPGA底層編輯器
2.5 集成化邏輯分析工具
2.5.1 集成化邏輯分析工具簡介
2.5.2 集成化邏輯分析工具的組成和設(shè)計流程
2.5.3 使用ChipScope Pro
2.6 XPower功耗分析工具
2.6.1 XPower概述
2.6.2 使用XPower
2.7 引腳和區(qū)域約束編輯器
2.7.1 使用PACE工具
2.7.2 PACE的SSO分析和DRC功能
2.7.3 PACE時序分析功能
2.8 本章小結(jié)
　第3章 工具命令行語言（Tcl）
3.1 Tcl工具語言和ISE開發(fā)工具中的Tcl功能
3.2 ISE中的Tcl功能
3.2.1 從圖形界面方式轉(zhuǎn)換到Tcl命令行方式
3.2.2 利用ISE中的Tcl功能控制版本
3.2.3 ISElO.1提供的其他Tcl命令
3.3 本章小結(jié)
　第4章 約束設(shè)計與時序分析
4.1 概述
4.2 時序約束和分析
4.2.1 周期約束
4.2.2 輸入偏移約束
4.2.3 輸出偏移約束
4.2.4 特定約束FROM TO
4.2.5 分組約束
4.3 約束編輯器
4.4 時序分析器
4.4.1 時序分析器的用戶界面
4.4.2 使用時序分析器
4.5 本章小結(jié)
　第5章 可編程邏輯器件的高級設(shè)計
5.1 概述
5.2 智能化編譯技術(shù)
5.2.1 Partition技術(shù)
5.2.2 SmartGuide技術(shù)
5.3 時序收斂技術(shù)Xplorer
5.3.1 Xplorer
5.3.2 在ISE工具中使用Xplorer
5.3.3 SmartXplorer‘技術(shù)
5.4 本章小結(jié)
　第6章 嵌入式設(shè)計工具EDK
6.1 EDK簡介
6.2 創(chuàng)建新項目
6.3 XPS工具
6.4 硬件平臺
6.5 自定義IP核
6.6 軟件平臺與SDK
6.7 實現(xiàn)并下載設(shè)計
6.8 調(diào)試設(shè)計
6.9 EDK嵌入式系統(tǒng)設(shè)計范例
6.9.1 使用BSB創(chuàng)建一個初始的設(shè)計
6.9.2 在XPS中完成設(shè)計
6.9.3 在設(shè)計中添加Chipscope ILA邏輯分析儀內(nèi)核
6.9.4 驗證設(shè)計
6.9.5 XMD
6.9.6 下載程序及源代碼級調(diào)試
6.9.7 調(diào)試源代碼
6.9.8 關(guān)于SDK
6.9.9 使用ChipScope協(xié)同調(diào)試
6.10 本章小結(jié)
　第7章 Xilinx存儲器控制器接口技術(shù)
7.1 概述
7.2 使用MIG
7.3 MIG工具的調(diào)試功能
7.4 本章小結(jié)
第二部分 Virtex高性能平臺級可編程邏輯器件體系架構(gòu)和應(yīng)用
　第8章 Vrtex-5系列器件架構(gòu)及描述
8.1 概述
8.2 Virtex-5系列器件架構(gòu)和特性
8.2.1 Virtex-5系列器件特性
8.2.2 Virtex-系列器件邏輯架構(gòu)
8.2.3 乘法器模塊DSP48E簡介
8.2.4 高速收發(fā)器模塊RodketIO GTP簡介
8.2.5 Virtex-5器件的時鐘資源
8.2.6 Virtex-5器件的時鐘管理器模塊CMT
8.2.7 Virtex-5 I/O模塊
8.3 本章小結(jié)
　第9章 Virtex-系列器件架構(gòu)及描述
9.1 概述
9.2 Virtex-4系列器件架構(gòu)和特性
9.2.1 Virtex-4系列概述
9.2.2 Virtex-4的邏輯架構(gòu)
9.3 本章小結(jié)
第三部分 采用Xilinx可編程邏輯器件的系統(tǒng)級設(shè)計
　第10章 Xilinx可編程邏輯器件設(shè)計技巧
10.1 概述
10.2 時鐘設(shè)計
10.2.1 時鐘設(shè)計概述
10.2.2 片內(nèi)時鐘的設(shè)計
10.2.3 系統(tǒng)時鐘的設(shè)計
10.3 復(fù)位設(shè)計
10.3.1 同步復(fù)位及異步復(fù)位
10.3.2 全局復(fù)位及局部復(fù)位
10.4 同步設(shè)計與提高器件的工作速度
10.4.1 同步設(shè)計
10.4.2 提高器件工作的速度
10.5 FIFO設(shè)計
10.6 應(yīng)用SRLC 16
10.7 狀態(tài)機設(shè)計
10.8 可編程邏輯器件FPGA的配置
10.8.1 FPGA器件配置模式
10.8.2 FPGA認器件配置流程
10.8.3 配置FPGA器件時的常見問題
10.9 可編程邏輯器件的電源、接地及去耦網(wǎng)絡(luò)設(shè)計
10.9.1 電源設(shè)計的重要性
10.9.2 幾種典型的電源電路
10.9.3 去耦（旁路）電容設(shè)計
10.9.4 接地設(shè)計
10.10 本章小結(jié)
第11章 Xtreme DSP設(shè)計
11.l 概述
11.1.1 FPGA高性能數(shù)字信號處理能力的來源
11.1.2 Xilinx的數(shù)字信號處理解決方案
11.2 Virtex 5 DSP單元功能描述及應(yīng)用
11.2.1 DSP48E功能描述
11.2.2 應(yīng)用DSP48E
11.3 Span-3-ADSP DSP48A單元功能描述及應(yīng)用
11.3.1 DSP48A操作簡介
11.3.2 應(yīng)用DSP48A預(yù)加器
11.4 本章小結(jié)
　第12章 高速電路設(shè)計和信號完整性分析
12.1 信號完整性的提出
12.2 傳輸線對信號質(zhì)量的影響
12.2.1 傳輸線
12.2.2 信號的邊沿速率
12.2.3 同步切換噪聲和地線反彈
12.2.4 串擾
12.2.5 反射、振鈴和環(huán)繞振蕩
12.2.6 正確認識信號完整性問題
12.3 高速電路設(shè)計和端接技術(shù)
12.3.1 阻抗匹配原理
12.3.2 典型的傳輸線端接方案
12.3.3 Xilinx器件的阻抗匹配和信號完整性方案
12.3.4 阻抗端接技術(shù)的仿真分析
12.4 本章小結(jié)
　第13章 高速數(shù)據(jù)通信接口和設(shè)計技巧
13.1 概述
13.2 SPI
13.2.1 SPI原理
13.2.2 SPI應(yīng)用及設(shè)計技巧
13.3.3 SFI
13.3.1 SFI原理
13.3.2 SFI應(yīng)用及設(shè)計技巧
13.4 ChipSync源同步技術(shù)
13.4.1 源同步技術(shù)原理
13.4.2 源同步技術(shù)應(yīng)用
13.5 LVDS原理及應(yīng)用
13.6 本章小結(jié)
第四部分 低成本高性能的Spartan-3系列器件和應(yīng)用
　第14章 Spartan-3、Spartan-3E及Spartan-3A/AN系列器件架構(gòu)及描述
14.1 概述
14.2 Spartan-3系列FPGA
14.3 Spartan-3E系列FPGA
14.4 Spartan-3A/AN系列FPGA
14.5 Spartan-3器件結(jié)構(gòu)描述
14.6 本章小結(jié)
　第15章 PicoBlaze 8位嵌入式微控制器
15.1 概述
15.2 PicoBlaze的邏輯結(jié)構(gòu)
15.2.1 通用處理器的基本結(jié)構(gòu)
15.2.2 PicoBlaze處理器的基本結(jié)構(gòu)
15.2.3 PicoBlaze處理器的指令系統(tǒng)
15.3 PicoBlaze設(shè)計流程
15.3.1 設(shè)計PicoBlaze處理器
15.3.2 PicoBlaze處理器設(shè)計流程
15.4 重新定制PicoBlaze處理器和設(shè)計范例
15.4.1 定制新的PicoBlaze處理器
15.4.2 CoolBlaze處理器設(shè)計范例
15.5 本章小結(jié)
　第16章 面向低成本和消費類應(yīng)用的完美器件——spartan 3系列
16.1 概述
16.2 利用Sparran-3系列產(chǎn)品實現(xiàn)安全的解決方案
16.2.1 使用Spartan FPGA實現(xiàn)靈活的低成本安全解決方案
16.2.2 Device DNA操作
16.2.3 采用Device DNA在Spartan-3A FPGA中保證實現(xiàn)安全
16.2.4 采用Device DNA和Flash存儲器ID保證安全
16.2.5 Spartan-3A/3AN/3A DSP FPGA應(yīng)用中的高級安全機制
16.2.6 總論
16.2.7 基于Spartan-3A Starter Kit設(shè)計范例
16.3 Spartan-3A實現(xiàn)Multi-Bootloacl多引導(dǎo)設(shè)計
16.3.1 多引導(dǎo)的關(guān)鍵模塊ICAP
16.3.2 多引導(dǎo)設(shè)計范例
16.4 本章小結(jié)
第五部分 CoolRunner-Ⅱ CPLD器件特性和應(yīng)用
　第17章 CoolRunner-Ⅱ系列器件架構(gòu)及其描述
17.1 概述
17.2 CoolRunner-Ⅱ器件的邏輯結(jié)構(gòu)
17.2.1 功能模塊
17.2.2 高級內(nèi)部互連矩陣
17.2.3 輸入/輸出模塊
17.2.4 時鐘分頻器模塊
17.3 CoolRunner-Ⅱ器件的時序模型
17.3.1 時序模型描述
17.3.2 時序模型設(shè)計范例
17.4 CoolRunner-Ⅱ器件的設(shè)計和使用
17.4.1 使用雙沿觸發(fā)寄存器
17.4.2 使用時鐘分頻器
17.4.3 使用頻率合成
17.4.4 應(yīng)用門控功能
17.4.5 使用施密特觸發(fā)器
17.4.6 應(yīng)用輸入/輸出標準
17.4.7 設(shè)置輸入/輸出引腳為參考電源的輸入引腳
17.5 本章小結(jié)
　第18章 利用CoolRunner-Ⅱ器件的高級特性降低產(chǎn)品的成本
18.1 概述
18.2 采用CoolRunner-Ⅱ?qū)崿F(xiàn)IrDA和UART設(shè)計
18.2.1 功能描述
18.2.2 IrDA和UART設(shè)計
18.2.3 IrDA和UAI盯接口
18.2.4 設(shè)計范例的實現(xiàn)
18.3 采用CoolRunner-Ⅱ?qū)崿F(xiàn)串行ADC接口
18.3.1 功能描述
18.3.2 設(shè)計范例和實現(xiàn)
18.4 CoolRunner-Ⅱ器件實現(xiàn)無線收發(fā)器
18.4.1 功能描述
18.4.2 發(fā)送器模塊設(shè)計
18.4.3 接收器模塊設(shè)計
18.4.4 設(shè)計范例和實現(xiàn)
18.5 采用CoolRunner-Ⅱ?qū)崿F(xiàn)Smart Card讀卡器
18.5.1 功能描述
18.5.2 ISO 7816 Smart Card標準
18.5.3 設(shè)計范例及其實現(xiàn)
18.6 采用CoolRunner-Ⅱ?qū)崿F(xiàn)I2C總線控制器
18.6.1 功能描述
18.6.2 I2C接口協(xié)議
18.6.3 I2C總線邏輯
18.6.4 微處理器接口邏輯
18.6.5 工作流程
18.6.6 設(shè)計范例及其實現(xiàn)
18.7 使用CoolRunner-Ⅱ器件實現(xiàn)SPI主控制器
18.7.1 功能描述
18.7.2 SPI主控制器的實現(xiàn)
18.7.3 SPI和微處理器接口
18.7.4 設(shè)計范例和實現(xiàn)
18.8 鍵盤掃描控制器
18.8.1 功能描述
18.8.2 設(shè)計范例和實現(xiàn)
18.9 NAND Flash存儲器接口控制器
18.9.1 功能描述
18.9.2 設(shè)計范例和實現(xiàn)
18.10 采用CoolRunner-Ⅱ?qū)崿F(xiàn)低功耗IDE控制器
18.10.1 功能描述
18.10.2 IDE總線接口和協(xié)議
18.10.3 設(shè)計范例和實現(xiàn)
18.11 多SD卡接口的實現(xiàn)
18.11.1 功能描述
18.11.2 設(shè)計范例和實現(xiàn)
18.12 本章小結(jié)