數(shù)字系統(tǒng)設(shè)計與VHDL（第二版）

定　價：￥55.00

作　者：	（美）羅斯著，金明錄，劉倩譯
出版社：	電子工業(yè)出版社
叢編項：	國外電子與通信教材系列
標　簽：	行業(yè)軟件及應(yīng)用

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ISBN：	9787121067280	出版時間：	2008-08-01	包裝：	平裝
開本：	16開	頁數(shù)：	453	字數(shù)：

內(nèi)容簡介

　　本書是為本科生和研究生撰寫的數(shù)字系統(tǒng)設(shè)計高級課程教材，它把工業(yè)標準硬件描述語言VHDL和數(shù)字系統(tǒng)設(shè)計融為一體。作者首先復(fù)習了數(shù)字系統(tǒng)設(shè)計的基本原理，然后從VHDL語言的基礎(chǔ)知識開始，覆蓋了許多基于VHDL語言的數(shù)字系統(tǒng)設(shè)計高級專題。學生了解基本原理之后，學習數(shù)字系統(tǒng)設(shè)計的最好方法是通過實際例子。因此本書中包含了豐富的設(shè)計實例，從簡單的二進制加法器到復(fù)雜的微處理機設(shè)計，書中都進行了詳細的介紹。本書的最大特點不是把VHDL語言作為單純的程序語言來講解，而是把重點放在VHDL語言在數(shù)字系統(tǒng)設(shè)計中的實際應(yīng)用上。本書可作為高等院校電子、電氣和計算機專業(yè)本科生、碩士生的教材，也可作為相關(guān)工程技術(shù)人員的參考書。

作者簡介

　　Charles H.Roth，Jr.，分別在明尼蘇達大學、麻省理工學院和斯坦福大學獲得電子工程專業(yè)本科，碩士和博士學位，1961年就職于得克薩斯大學奧斯汀分校，目前是電氣與計算機工程系的教授。Roth博士曾開發(fā)了邏輯設(shè)計課程的自學平臺，因其出色的工程教育模式獲General Dynamics Award獎。他的授課和研究領(lǐng)域涵蓋了數(shù)字系統(tǒng)理論和設(shè)計、微計算機系統(tǒng)和VHDL應(yīng)用，出版了4本著作。

圖書目錄

第1章　邏輯設(shè)計基本原理簡介
1.1　組合邏輯電路
1.2　布爾代數(shù)與代數(shù)式的化簡
1.3　卡諾圖
1.3.1　用卡諾圖中嵌入的變量進行化簡
1.4　用與非門和或非門進行設(shè)計
1.5　組合電路中的冒險
1.6　觸發(fā)器和鎖存器
1.7　MEALY時序電路設(shè)計
1.7.1　MEALY時序電路設(shè)計例子1：序列檢測器
1.7.2　MEALY時序電路設(shè)計例子2：BCD碼一余3碼轉(zhuǎn)換器
1.8　MOORE時序電路設(shè)計
1.8.1　MOORE電路例子1：序列檢測器
1.8.2　MOORE電路設(shè)計例子2：非歸零碼-曼徹斯特碼轉(zhuǎn)換器
1.9　等價狀態(tài)和狀態(tài)表化簡
1.10　時序電路的時序
1.10.1　傳輸延遲、建立時間和保持時間
1.10.2　最大時鐘工作頻率
1.10.3　時序條件
1.10.4　時序電路中的毛刺
1.10.5　同步設(shè)計
1.11　三態(tài)邏輯和總線
習題
第2章　VHDL簡介
2.1　計算機輔助設(shè)計
2.2　硬件描述語言
2.2.1　如何學習一種語言
2.3　組合邏輯電路的VHDL描述
2.4　VHDL模塊
2.4.1　四位全加器
2.4.2　BUFFER模式的使用
2.5　順序語句和進程語句
2.6　用進程語句模擬觸發(fā)器
2.7　含有WAIT語句的進程
2.8　兩種VHDL延遲：傳輸延遲和慣性延遲
2.9　VHDL代碼的編譯、仿真與綜合
2.9.1　多進程仿真
2.10　VHDL數(shù)據(jù)類型和運算符
2.10.1　數(shù)據(jù)類型
2.10.2　VHDL語言的運算符
2.11　簡單綜合示例
2.12　多路選擇器的VHDL設(shè)計
2.12.1　并發(fā)語句的使用
2.12.2　進程的使用
2.13　VHDL語言的庫
2.14　用VHDL進程語句模擬寄存器和計數(shù)器
2.15　VHDL的行為和結(jié)構(gòu)描述方式
2.15.1　時序機建模
2.16　變量、信號和常數(shù)
2.16.1　常數(shù)
2.17　數(shù)組
2.17.1　矩陣
2.18　VHDL中的循環(huán)語句
2.19　ASSERT和REPORT語句
習題
第3章　可編程邏輯器件簡介
3.1　可編程邏輯器件簡介
3.2　簡單可編程邏輯器件
3.2.1　只讀存儲器
3.2.2　可編程邏輯陣列
3.2.3　可編程陣列邏輯
3.2.4　可編程邏輯器件/通用陣列邏輯
3.3　復(fù)雜可編程邏輯器件
3.3.1　CPLD示例：XILINX公司的COOLRUNNER系列芯片
3 2 2　可編程邏輯陣列
3.2.3　可編程陣列邏輯
3.2.4　可編程邏輯器件，通用陣列邏輯
3.3　復(fù)雜可編程邏輯器件
3.3.1 CPLD示例：Xilinx公司的CoolRunner系列芯片
3.4　現(xiàn)場可編程門陣列
3.4.1　FPGA的結(jié)構(gòu)
3.4.2　FPGA編程技術(shù)
3.4.3　可編程邏輯模塊的結(jié)構(gòu)
3.4.4　可編程互聯(lián)
3.4.5　FPGA中的可編程I/O模塊
3.4.6　FPGA中的專用元件
3.4.7　FPGA的應(yīng)用
3.4.8　FPGA設(shè)計流程
習題
第4章　設(shè)計舉例
4.1　BCD碼-七段顯示譯碼器
4.2　BCD加法器
4.3　32位加法器
4.3.1　先行進位加法器
4.4　交通燈控制器
4.5　控制電路狀態(tài)圖
4.6　記分板和控制器
4.6.1　數(shù)據(jù)通道
4.6.2　控制器
4.6.3　VHLD模型
4.7　同步與去抖動
4.7.1　單脈沖發(fā)生器
4.8　相加-移位結(jié)構(gòu)乘法器
4.9　陣列結(jié)構(gòu)乘法器
4.9.1　VHDL編程
4.10　有符號整數(shù)/分數(shù)的乘法
4.11　鍵盤掃描器
4.11.1　掃描器
4.11.2　去抖動器
4.11.3　譯碼器
4.11.4　控制器
4.11.5　VHDL代碼
4.11.6　鍵盤掃描器的測試平臺
4.12　二進制除法器的設(shè)計
4.12.1　無符號數(shù)除法器
4.12.2　有符號數(shù)除法器
習題
第5章　SM圖與微程序
5.1 狀態(tài)機流程圖
5.2　SM圖的推導(dǎo)
5.2.1　二進制乘法器
5.2.2　擲骰子游戲
5.3　SM圖的實現(xiàn)
5.3.1　二進制乘法器控制器的實現(xiàn)
5.4　擲骰子游戲的實現(xiàn)
5.5　微程序
5.5.1　雙地址微代碼
5.5.2　單限制量、單地址微代碼
5.5.3　擲骰子游戲控制器的微程序?qū)崿F(xiàn)
5.6　鏈接狀態(tài)機
習題
第6章　FPGA設(shè)計實例
第7章　浮點數(shù)算數(shù)
第8章　VHDL語言的高級議題
第9章　RISC微處理器設(shè)計
第10章　硬件測試和可測試性設(shè)計
第11章　設(shè)計實例補充
附錄A　VHDL語言小結(jié)
附錄B　IEEE標準庫
附錄C　TEXTIO包集合
附錄D　專題設(shè)計項目
索引
參考文獻