Verilog HLD 數(shù)字系統(tǒng)設(shè)計(jì)與驗(yàn)證

定　價(jià)：￥29.80

作　者：	喬廬峰編著
出版社：	電子工業(yè)出版社
叢編項(xiàng)：	電子信息與電氣學(xué)科規(guī)劃教材
標(biāo)　簽：	行業(yè)軟件及應(yīng)用

購(gòu)買這本書可以去

ISBN：	9787121082924	出版時(shí)間：	2009-04-01	包裝：	平裝
開(kāi)本：	16開(kāi)	頁(yè)數(shù)：	255	字?jǐn)?shù)：

內(nèi)容簡(jiǎn)介

　　本書全面介紹如何使用Verilog HDL進(jìn)行數(shù)字電路設(shè)計(jì)、仿真和驗(yàn)證。全書共分為Verilog HDL語(yǔ)法基礎(chǔ)與基本電路單元設(shè)計(jì)、系統(tǒng)設(shè)計(jì)與驗(yàn)證和附錄三個(gè)組成部分。本書以Verilog-1995和verilog-2001標(biāo)準(zhǔn)為基礎(chǔ)，重視電路仿真與驗(yàn)證，緊密結(jié)合設(shè)計(jì)實(shí)踐，可以幫助讀者掌握規(guī)范的電路設(shè)計(jì)方法。書中大量的例題可直接用于讀者的設(shè)計(jì)實(shí)踐，具有良好的參考價(jià)值。本書適合通信工程、電子工程及相關(guān)專業(yè)的高年級(jí)本科生、碩士生作為教材使用，同時(shí)也可供進(jìn)行集成電路設(shè)計(jì)和可編程邏輯器件設(shè)計(jì)的工程師參考使用。

作者簡(jiǎn)介

暫缺《Verilog HLD 數(shù)字系統(tǒng)設(shè)計(jì)與驗(yàn)證》作者簡(jiǎn)介

圖書目錄

第一部分語(yǔ)法基礎(chǔ)與基本電路單元設(shè)計(jì)
　第1章引言
　　1.1 VerilogHDL語(yǔ)言的產(chǎn)生與發(fā)展
　　1.2 設(shè)計(jì)流程
　　1.3 VerilogHDL在電路仿真中的應(yīng)用
　　　1.3.1 使用Verilog建立電路模型
　　　1.3.2 編寫測(cè)試代碼testbench
　　1.4 VerilogHDL在電路綜合中的應(yīng)用
　　思考與練習(xí)
　第2章 Verilog代碼結(jié)構(gòu)
　　2.1 模塊的結(jié)構(gòu)
　　　2.1.1 Verilog中的標(biāo)識(shí)符
　　　2.1.2 Verilog中端口和內(nèi)部變量的定義
　　　2.1.3 注釋語(yǔ)句
　　　2.1.4 內(nèi)部功能描述語(yǔ)句
　　2.2 電路功能描述方式
　　　2.2.1 數(shù)據(jù)流描述方式
　　　2.2.2 行為描述方式
　　　2.2.3 結(jié)構(gòu)描述方式
　　　2.2.4 混合描述方式
　　思考與練習(xí)
　第3章 Verilog中的常量、變量與數(shù)據(jù)類型
　　3.1 常量
　　　3.1.1 數(shù)值的表示方法
　　　3.1.2 參數(shù)型常量
　　3.2 變量
　　　3.2.1 wire類型的變量
　　　3.2.2 reg類型的變量
　　　3.2.3 integer類型的變量
　　　3.2.4 memory類型的變量
　　3.3 塊語(yǔ)句與變量的賦值
　　　3.3.1 塊語(yǔ)句
　　　3.3.2 阻塞賦值和非阻塞賦值
　　思考與練習(xí)
　第4章操作符／運(yùn)算符
　　4.1 算術(shù)操作符
　　4.2 關(guān)系操作符
　　4.3 相等關(guān)系操作符
　　4.4 邏輯操作符
　　4.5 按位操作符
　　4.6 縮位（歸約）操作符
　　4.7 移位操作符
　　4.8 條件操作符
　　4.9 并位（位拼接）操作符
　　4.10 操作符的優(yōu)先級(jí)
　　思考與練習(xí)
　第5章條件語(yǔ)句與循環(huán)語(yǔ)句
　　5.1 if-else語(yǔ)句
　　　5.1.1 if-else語(yǔ)句的語(yǔ)法結(jié)構(gòu)
　　　5.1.2 if-else語(yǔ)句與鎖存器
　　5.2 case，casez和casex語(yǔ)句
　　　5.2.1 case語(yǔ)句
　　　5.2.2 casez和casex語(yǔ)句
　　　5.2.3 case語(yǔ)句與鎖存器
　　5.3 循環(huán)語(yǔ)句
　　　5.3.1 forever循環(huán)語(yǔ)句
　　　5.3.2 repeat循環(huán)語(yǔ)句
　　　5.3.3 while循環(huán)語(yǔ)句
　　　5.3.4 for循環(huán)語(yǔ)句
　　思考與練習(xí)
　第6章任務(wù)與函數(shù)
　　6.1 任務(wù)
　　　6.1.1 任務(wù)定義
　　　6.1.2 任務(wù)調(diào)用
　　　6.1.3 任務(wù)定義與調(diào)用舉例
　　6.2 函數(shù)
　　　6.2.1 函數(shù)的定義
　　　6.2.2 函數(shù)的調(diào)用
　　　6.2.3 函數(shù)定義與調(diào)用舉例
　　6.3 任務(wù)與函數(shù)的異同小結(jié)
　　思考與練習(xí)
　第7章用戶定義的原語(yǔ)
　　7.1 UDP的定義
　……
第8章狀態(tài)機(jī)
第9章系統(tǒng)任務(wù)與編譯預(yù)處理
第10章常用基本電路單元設(shè)計(jì)
第二部分系統(tǒng)設(shè)計(jì)與驗(yàn)證
第11章靜態(tài)定時(shí)分析、時(shí)鐘與同步化設(shè)計(jì)
第12章 Verilog設(shè)計(jì)驗(yàn)證技術(shù)
第13章典型復(fù)雜電路設(shè)計(jì)與分析
第14章通信系統(tǒng)中的異步復(fù)用電路
第15章通用異步收發(fā)器的設(shè)計(jì)與驗(yàn)證
第16章 Viterbi譯碼器電路
附錄A 可編程邏輯器件
附錄B ModelSim SE使用指南
附錄C Xilinx ISE+modelSim使用指南
附錄D Altera Quartus II+Synplify Pro+ModelSim使用指南
附錄E Verilog（IEEE Std-1364-1995）關(guān)鍵字
參考文獻(xiàn)