計(jì)算機(jī)原理綜合課程設(shè)計(jì)

第1章 計(jì)算機(jī)設(shè)計(jì)基礎(chǔ)理論.
1.1 信息與信息處理
1.1.1 信息與媒體
1.1.2 信息處理與數(shù)據(jù)
1.2 限位記數(shù)
1.2.1 限位記數(shù)的基本概念
1.2.2 補(bǔ)碼制
1.2.3 補(bǔ)碼和反碼的關(guān)系
1.2.4 補(bǔ)碼制加法的溢出
1.2.5 變減法為加法
1.3 任意進(jìn)制數(shù)
1.3.1 任意進(jìn)制數(shù)概述
1.3.2 任意進(jìn)制數(shù)互化
1.4 二進(jìn)制數(shù)
1.4.1 二進(jìn)制數(shù)的加減法
1.4.2 超長(zhǎng)二進(jìn)制數(shù)
1.4.3 二進(jìn)制數(shù)的基數(shù)表示法
1.5 信息編碼
1.5.1 圖形文字?jǐn)?shù)值化
1.5.2 顏色的數(shù)值化
1.5.3 模擬信息的數(shù)值化
1.5.4 ASCII編碼
1.5.5 漢字庫(kù)與機(jī)內(nèi)碼
1.5.6 外碼
1.6 布爾代數(shù)
1.6.1 布爾代數(shù)的概念
1.6.2 布爾代數(shù)的基本運(yùn)算規(guī)則
1.6.3 異或
1.7 邏輯電路
1.7.1 二極管和三極管
1.7.2 基本邏輯門電路
1.8 依據(jù)表達(dá)式做電路
1.8.1 組合電路
1.8.2 邏輯電路的畫法
1.9 真值表與邏輯函數(shù)
1.9.1 邏輯真值表
1.9.2 由真值表求邏輯函數(shù)
1.9.3 變量無關(guān)
1.9.4 加法運(yùn)算的邏輯表示
1.9.5 邏輯表達(dá)式的化簡(jiǎn)
習(xí)題一
第2章 邏輯計(jì)算機(jī)
2.1 計(jì)算機(jī)邏輯結(jié)構(gòu)
2.1.1 計(jì)算機(jī)的基本邏輯結(jié)構(gòu)
2.1.2 指令執(zhí)行的設(shè)想
2.2 指令執(zhí)行要件與執(zhí)行過程
2.2.1 程序計(jì)數(shù)器
2.2.2 指令和數(shù)據(jù)存儲(chǔ)器
2.2.3 指令分析設(shè)備
2.2.4 指令執(zhí)行設(shè)備
2.2.5 指令執(zhí)行控制器
2.2.6 必要的附屬設(shè)備
2.2.7 指令執(zhí)行一般過程
2.3 部件關(guān)聯(lián)與信息傳輸
2.3.1 并行傳輸與串行傳輸
2.3.2 同步傳輸和異步傳輸
2.3.3 同步總線連接結(jié)構(gòu)
2.4 計(jì)算機(jī)的分類
2.4.1 通用與專用計(jì)算機(jī)
2.4.2 計(jì)算機(jī)的規(guī)模
2.4.3 單處理器計(jì)算機(jī)與多處理器計(jì)算機(jī)
2.4.4 動(dòng)態(tài)計(jì)算機(jī)
2.4.5 計(jì)算機(jī)網(wǎng)絡(luò)
習(xí)題二
第3章 EDA設(shè)計(jì)工具
3.1 建立工程項(xiàng)目
3.1.1 啟動(dòng)QuanusII6.0
3.1.2 建立項(xiàng)目
3.2 設(shè)計(jì)文件
3.2.1 原理圖設(shè)計(jì)
3.2.2 VerilogHDL語言設(shè)計(jì)
3.3 原理圖轉(zhuǎn)換和程序編輯
3.4 編譯與器件封裝
3.4.1 局部工程編譯
3.4.2 封裝成器件放人用戶庫(kù)
3.5 電路仿真
3.5.1 建立仿真文件
3.5.2 仿真設(shè)置工具
3.5.3 功能仿真
3.5.4 時(shí)序仿真
3.6 工程下載驗(yàn)證
習(xí)題三
第4章 常用基本器件設(shè)計(jì)
4.1 寄存器設(shè)計(jì)
4.1.1 寄存器原理圖設(shè)計(jì)
4.1.2 寄存器工作原理
4.1.3 寄存器的語言描述
4.1.4 寄存器仿真
4.2 加減法運(yùn)算器設(shè)計(jì)
4.2.1 加減法單元原理圖設(shè)計(jì)..
4.2.2 加減單元的編碼
4.2.3 多位加減單元的連接
4.2.4 多位加減單元連接編程
4.2.5 加減法運(yùn)算器原理圖設(shè)計(jì)
4.2.6 加減法運(yùn)算器程序描述
4.2.7 加減法運(yùn)算器仿真
4.3 同步計(jì)數(shù)器設(shè)計(jì)
I.3.1 設(shè)備同步工作
4.3.2 程序計(jì)數(shù)器
4.3.3 通用計(jì)數(shù)器
4.4 標(biāo)志線的設(shè)計(jì)
4.4.1 累加器的標(biāo)志線設(shè)計(jì)
4.4.2 數(shù)據(jù)監(jiān)測(cè)標(biāo)志設(shè)計(jì)
4.5 移位運(yùn)算器的設(shè)計(jì)
4.5.1 原理圖設(shè)計(jì)
4.5.2 移位運(yùn)算器程序描述
4.5.3 移位運(yùn)算器仿真
4.6 乘法運(yùn)算器的設(shè)計(jì)
4.6.1 乘法手算形式分析
4.6.2 乘法陣列原理圖設(shè)計(jì)
4.6.3 乘法陣列的編碼
4.6.4 有符號(hào)數(shù)乘法運(yùn)算器
4.7 除法運(yùn)算器設(shè)計(jì)
4.7.1 除法手算的形式分析
4.7.2 減法運(yùn)算器設(shè)計(jì)
4.7.3 除法陣列設(shè)計(jì)
4.7.4 除法行單元電路
4.7.5 正數(shù)除法電路設(shè)計(jì)
4.7.6 有符號(hào)除法運(yùn)算器設(shè)計(jì)分析
4.7.7 對(duì)稱區(qū)間的除法運(yùn)算器
4.7.8 實(shí)用除法運(yùn)算器要件
4.7.9 實(shí)用除法運(yùn)算器整體設(shè)計(jì)
4.8 譯碼器的設(shè)計(jì)
4.8.1 譯碼器電路設(shè)計(jì)
4.8.2 譯碼器的程序描述
4.8.3 選擇與通斷控制電路
4.9 節(jié)拍器的設(shè)計(jì)
4.9.1 電路設(shè)計(jì)
4.9.2 程序描述
4.9.3 工作原理
4.1 0存儲(chǔ)器的設(shè)計(jì)
4.1 0.1 地址譯碼器設(shè)計(jì)
4.1 0.2 存儲(chǔ)單元設(shè)計(jì)
4.1 0.3 256存儲(chǔ)單元存儲(chǔ)器
4.1 0.4 大容量存儲(chǔ)器設(shè)計(jì)
習(xí)題四
第5章 控制矩陣設(shè)計(jì)方法
5.1 控制矩陣設(shè)計(jì)的基本方法
5.1.1 在數(shù)據(jù)庫(kù)中建表
5.1.2 生成VerilogHDL程序描述
5.2 模塊描述生成器
5.2.1 模塊描述生成器的安裝
5.2.2 模塊描述生成器的使用
5.2.3 模塊描述生成器的設(shè)計(jì)程序
習(xí)題五
第6章 計(jì)算機(jī)設(shè)計(jì)實(shí)例
6.1 計(jì)算機(jī)整體設(shè)計(jì)
6.1.1 計(jì)算機(jī)組成結(jié)構(gòu)
6.1.2 計(jì)算機(jī)功能設(shè)計(jì)目標(biāo)
6.1.3 確定指令系統(tǒng)
6.2 器件設(shè)計(jì)的描述
6.2.1 譯碼器
6.2.2 節(jié)拍器
6.2.3 寄存器與指針
6.2.4 alu設(shè)計(jì)
6.2.5 存儲(chǔ)器的設(shè)計(jì)
6.2.6 存儲(chǔ)器部件
6.3 總線結(jié)構(gòu)設(shè)計(jì)
6.3.1 連接存儲(chǔ)器和運(yùn)算器
6.3.2 累加器.計(jì)數(shù)器連人總線
6.3.3 操作數(shù)寄存器.數(shù)據(jù)寄存器.輸出寄存器連人總線
6.4 指令系統(tǒng)設(shè)計(jì)
6.4.1 指令全程分析
6.4.2 計(jì)算機(jī)指令全程表
6.5 控制器設(shè)計(jì)
6.5.1 控制矩陣設(shè)計(jì)
6.5.2 組織控制器
6.6 輸入接口設(shè)備設(shè)計(jì)
6.6.1 緩沖區(qū)接口電路
6.6.2 輸入接口解決的問題
6.6.3 操作系統(tǒng)的設(shè)計(jì)
6.6.4 操作系統(tǒng)的發(fā)展
6.7 計(jì)算機(jī)總體設(shè)計(jì)
6.7.1 頂層結(jié)構(gòu)
6.7.2 輸入程序數(shù)據(jù)控制
6.8 程序運(yùn)行仿真
6.8.1 仿真程序的輸入方法
6.8.2 觀察仿真波形
6.9 工程下載與檢測(cè)
6.9.1 時(shí)鐘設(shè)計(jì)
6.9.2 頂層文件與連接驅(qū)動(dòng)程序
6.9.3 檢驗(yàn)程序執(zhí)行
習(xí)題六
參考文獻(xiàn)