Verilog嵌入式數(shù)字系統(tǒng)設計教程

定　價：￥59.00

作　者：	（澳）阿申登著，夏宇聞等譯
出版社：	北京航空航天大學出版社
叢編項：
標　簽：	程序設計

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ISBN：	9787811245226	出版時間：	2009-07-01	包裝：	平裝
開本：	16開	頁數(shù)：	494	字數(shù)：

內(nèi)容簡介

　　《Verilog嵌入式數(shù)字系統(tǒng)設計教程》通過系統(tǒng)設計的背景來講解數(shù)字設計，全面覆蓋了與嵌入式系統(tǒng)設計相關的各個方面，其中各章節(jié)不僅講述了邏輯設計本身，還闡述了處理器、存儲器、輸入/輸出接口和實現(xiàn)技術(shù)。《Verilog嵌入式數(shù)字系統(tǒng)設計教程》特別強調(diào)在數(shù)字系統(tǒng)設計時，除了考慮邏輯設計外，還必須考慮用現(xiàn)實世界的工程方法來實現(xiàn)嵌入式系統(tǒng)的設計存在的許多約束條件和制約因素，諸如電路面積、電路的互連、接口的需求、功耗和速度性能等，重點講解基于硬件描述語言（HDL）的設計和驗證。全書列舉了大量的Verilog例子，通過把數(shù)字邏輯作為嵌入式系統(tǒng)設計的一部分進行講解，有效地加深讀者對硬件的理解?！禫erilog嵌入式數(shù)字系統(tǒng)設計教程》可為計算機工程、計算機科學和電子工程學科的學生學習數(shù)字設計打下堅實的基礎。

作者簡介

　　阿申登（Peter J，Ashenden）是阿德萊德太學的副教授靶，Ashenden Design公司的創(chuàng)辦人這是一家專門從事電子設計自動化EDA業(yè)務的咨詢公司Ashenden博士一直專心致力于IEEE VHDL標準委員會的工作，并在VHDL語言的進一步發(fā)展中，縫續(xù)發(fā)揮重要作用在2003—2005年期間，他曾擔任IEEE設計自動化標準委員會的主席，該委員會負責管理EDA領域所有IEEE標準的開發(fā)和制定，他目前是VHDL，VHDLAMS及羅棗塞塔規(guī)范語言Rosetta specification language標準的技術(shù)編輯。譯者簡介：夏字聞，多年來一直從事數(shù)字邏輯和嵌入式系統(tǒng)的設計研究，與國際設計界有著密切的技術(shù)聯(lián)系。近十年來一直從事Verifog HDL教學和設計研究工作，是國內(nèi)第一本verilog數(shù)字系統(tǒng)沒計教材的作者，并受到廣泛好評。

圖書目錄

第1章引言和方法學
1.1 數(shù)字系統(tǒng)和嵌入式系統(tǒng)
1.2 二進制表示法和電路元件
1.3 實際的電路
1.3.1 集成電路
1.3.2 邏輯電平
1.3.3 靜態(tài)負載電平
1.3.4 電容負載和傳播延遲
1.3.5 線路延遲
1.3.6 時序
1.3.7 電源
1.3.8 面積和芯片封裝
1.4 模型
1.5 設計方法學
1.6 全章總結(jié)
1.7 進一步閱讀的參考資料
練習題
第2章組合電路基本知識
2.1 布爾函數(shù)與布爾代數(shù)
2.1.1 布爾函數(shù)
2.1.2 布爾代數(shù)
2.1.3 布爾方程的Verilog模型
2.2 二進制編碼
2.2.1 使用向量的二進制編碼
2.2.2 位錯誤
2.3 組合元件和集成電路
2.3.1 解碼器和編碼器
2.3.2 多路選擇器
2.3.3 低電平有效邏輯
2.4 組合電路的驗證
2.5 本章總結(jié)
2.6 進一步閱讀的參考資料
練習題
第3章數(shù)字基礎
3.1 無符號整數(shù)
3.1.1 無符號整數(shù)的編碼
3.1.2 無符號整數(shù)的運算
3.1.3 格雷碼（Gray code）
3.2 有符號整數(shù)
3.2.1 有符號整數(shù)的編碼
3.2.2 有符號整數(shù)的操作
3.3 定點數(shù)
3.3.1 定點數(shù)的編碼
3.3.2 對定點數(shù)的操作
3.4 浮點數(shù)
3.5 本章總結(jié)
3.6 進一步閱讀的參考資料
練習題
第4章時序電路基礎
4.1 存儲單元
4.1.1 觸發(fā)器和寄存器
4.1.2 移位寄存器
4.1.3 鎖存
4.2 計數(shù)器
4.3 順序數(shù)據(jù)路徑和控制
4.4 由時鐘同步的時序方法學
4.4.1 異步輸入
4.4.2 時序電路的驗證
4.4.3 異步時序的方法學
4.5 本章總結(jié)
4.6 進一步閱讀的參考資料
練習題
第5章存儲器
5.1 一般概念
5.2 存儲器的類型
5.2.1 異步靜態(tài)RAM
5.2.2 同步靜態(tài)RAM
5.2.3 多端口存儲器
5.2.4 動態(tài)RAM
5.2.5 只讀存儲器
5.3 錯誤的檢測與校正
5.4 本章總結(jié)
5.5 進一步閱讀的參考資料
練習題
第6章實現(xiàn)技術(shù)和工藝
6.1 集成電路
6.1.1 集成電路的制造
6.1.2 SSI和MSI邏輯系列
6.1.3 專用集成電路
6.2 可編程邏輯器件
6.2.1 可編程邏輯陣列
6.2.2 復雜可編程邏輯器件
6.2.3 現(xiàn)場可編程門陣列
6.3 集成電路的封裝和印刷線路板
6.4 互連和信號完整性
6.5 本章總結(jié)
6.6 進一步閱讀的參考資料
練習題
第7章處理器基礎
7.1 嵌入式計算機的組織
7.2 指令和數(shù)據(jù)
7.2.1 Gumnut處理器的指令集合
7.2.2 Gumnut匯編器
7.2.3 指令編碼
7.2.4 其余的CPU指令集
7.3 與存儲器的接口
7.4 本章總結(jié)
7.5 進一步閱讀的參考資料
練習題
第8章接口
8.1 輸入／輸出設備
8.1.1 輸入設備
8.1.2 輸出設備
8.2 I／o控制器
8.2.1 簡單的I／O控制器
8.2.2 自主管理的I／O控制器
8.3 并行總線
8.3.1 總線的復用
8.3.2 三態(tài)總線
8.3.3 漏極開路總線
8.3.4 總線協(xié)議
8.4 串行傳輸
8.4.1 串行傳輸技術(shù)
8.4.2 串行接口標準
8.5 I／0軟件
8.5.1 巡回檢測
8.5.2 中斷
8.5.3 定時器
8.6 本章總結(jié)
8.7 進一步閱讀的參考資料
練習題
第9章加速器
9.1 一般概念
9.2 案例研究：視頻邊緣檢測
9.3 加速器的驗證
9.4 本章總結(jié)
9.5 進一步閱讀的參考資料
練習題
第10章設計方法學
10.1 設計流程
10.1.1 體系結(jié)構(gòu)的探索
10.1.2 功能設計
10.1.3 功能驗證
10.1.4 綜合
10.1.5 物理設計
10.2 設計的優(yōu)化
10.2.1 面積優(yōu)化
10.2.2 時序優(yōu)化
10.2.3 功率優(yōu)化
10.3 為測試而專門添加的設計
10.3.1 故障模型和故障仿真
10.3.2 掃描設計和邊界掃描
10.3.3 內(nèi)建自測試
10.4 非技術(shù)性問題
10.5 總結(jié)
10.6 本章總結(jié)
10.7 進一步閱讀的參考資料
附錄A 知識測試問答答案
第1章
1.2 節(jié)
1.3 節(jié)
1.4 節(jié)
1.5 節(jié)
第2章
2.1 節(jié)
2.2 節(jié)
2.3 節(jié)
2.4 節(jié)
第3章
3.1 節(jié)
3.2 節(jié)
3.3 節(jié)
3.4 節(jié)
第4章
4.1 節(jié)
4.2 節(jié)
4.3 節(jié)
4.4 節(jié)
第5章
5.1 節(jié)
5.2 節(jié)
5.3 節(jié)
第6章
6.1 節(jié)
6.2 節(jié)
6.3 節(jié)
6.4 節(jié)
第7章
7.1 節(jié)
7.2 節(jié)
7.3 節(jié)
第8章
8.1 節(jié)
8.2 節(jié)
8.3 節(jié)
8.4 節(jié)
8.5 節(jié)
第9章
9.1 節(jié)
9.2 節(jié)
9.3 節(jié)
第10章
10.1 節(jié)
10.2 節(jié)
10.3 節(jié)
10.4 節(jié)
附錄B 電子電路入門
B.1 元件
B.1.1 電壓源
B.1.2 電阻
B.1.3 電容
B.1.4 電感
B.1.5 M()SF、ETs(金屬氧化物半導體場效應晶體三極管)
B.1.6 二極管
B.1.7 雙極型晶體三極管
B.2 電路
B.2.1 基爾霍夫(Kirchhoff)定律
B.2.2 電阻、電容和電感(R、C、L)的串聯(lián)和并聯(lián)
B.2.3 電阻電容(RC)電路
B.2.4 電阻一電感一電容(RLC)電路
B.3 進一步閱讀的參考資料
附錄c 用于綜合的Verilog
c.1 數(shù)據(jù)類型和操作
C.2 組合邏輯功能
C.3 時序電路
C.4 存儲器
附錄D Gumnut微控制器核
D.1 Gumnut指令集
D.1.1 算術(shù)和邏輯指令
D.1.2 移位指令
D.1.3 存儲器和輸入／輸出指令
D.1.4 分支指令
D.1.5 跳轉(zhuǎn)指令
D.1.6 雜項指令
D.2 Gumnut總線接口
索引