Verilog SOPC高級實(shí)驗(yàn)教程

第1講　ModelSim SE 6.0的操作1
1.1　創(chuàng)建設(shè)計(jì)文件的目錄2
1.2　編寫RTL代碼3
1.3　編寫測試代碼3
1.4　開始RTL仿真前的準(zhǔn)備工作4
1.5　編譯前的準(zhǔn)備、編譯和加載5
1.6　波形觀察器的設(shè)置5
1.7　仿真的運(yùn)行控制5
總結(jié)6
思考題6
第2講　Quartus 8.1入門8
2.1　Quartus Ⅱ的基本操作知識(shí)8
2.2　Quartus Ⅱ的在線幫助9
2.3　建立新的設(shè)計(jì)項(xiàng)目9
2.4　用線路原理圖為輸入設(shè)計(jì)電路 12
2.4.1　圖塊編輯器的使用12
2.4.2　線路原理圖文件與Verilog 文件之間的轉(zhuǎn)換16
2.5　編譯器的使用16
2.6　對已設(shè)計(jì)的電路進(jìn)行仿真19
2.7　對已布局布線的電路進(jìn)行時(shí)序仿真20
總結(jié)21
思考題21
第3講　用Altera器件實(shí)現(xiàn)電路23
3.1　用Cyclone ⅡFPGA實(shí)現(xiàn)電路 23
3.2　芯片的選擇24
3.3　項(xiàng)目的編譯26
3.4　在FPGA中實(shí)現(xiàn)設(shè)計(jì)的電路27
總結(jié)35
思考題35
第4講　參數(shù)化模塊庫的使用37
4.1　在Quartus Ⅱ下建立引用參數(shù)化模塊的目錄和設(shè)計(jì)項(xiàng)目37
4.2　在Quartus Ⅱ下進(jìn)入設(shè)計(jì)資源引用環(huán)境37
4.3　參數(shù)化加法-減法器的配置和確認(rèn)38
4.4　參數(shù)化加法器的編譯和時(shí)序分析43
4.5　復(fù)雜算術(shù)運(yùn)算的硬件邏輯實(shí)現(xiàn)43
總結(jié)44
思考題45
第5講　鎖相環(huán)模塊和SignalTap的使用48
5.1　在Quartus Ⅱ下建立引用參數(shù)化模塊的目錄和設(shè)計(jì)項(xiàng)目48
5.2　在Quartus Ⅱ下進(jìn)入設(shè)計(jì)資源引用環(huán)境49
5.3　參數(shù)化鎖相環(huán)的配置和確認(rèn)49
5.4　參數(shù)化鎖相環(huán)配置后生成的Verilog代碼53
5.5　參數(shù)化PLL的實(shí)例引用57
5.6　設(shè)計(jì)模塊電路引腳的分配59
5.7　用ModelSim對設(shè)計(jì)電路進(jìn)行布局布線后仿真圖60
5.8　Signal Tap Ⅱ的使用62
5.8.1　Signal Tap Ⅱ和其他邏輯電路調(diào)試工具的原理63
5.8.2　調(diào)用Signal Tap Ⅱ的方法63
5.8.3　Signal Tap Ⅱ的配置64
總結(jié)70
思考題71
第6講　Quartus ⅡSOPCBuilder的使用73
6.1　Quartus ⅡSOPCBuilder的總體介紹73
6.2　SOPCBuilder人機(jī)界面的介紹73
6.3　將Nios Ⅱ處理器核添加到系統(tǒng)75
6.4　部件之間連接的確定76
6.5　系統(tǒng)內(nèi)存部件的確定及其在系統(tǒng)中的添加77
6.6　系統(tǒng)構(gòu)成部件的重新命名和系統(tǒng)的標(biāo)識(shí)符78
6.7　基地址和中斷請求優(yōu)先級別的指定78
6.8　Nios Ⅱ復(fù)位和異常地址的設(shè)置79
6.9　Nios Ⅱ系統(tǒng)的生成79
6.10　將配置好的 Nios Ⅱ核集成到MyNiosSystem項(xiàng)目81
6.11　用 Nios Ⅱ軟件集成開發(fā)環(huán)境IDE建立用戶程序83
6.12　軟件代碼解釋87
總結(jié)88
思考題和實(shí)驗(yàn)88
第7講　在Nios Ⅱ系統(tǒng)中融入IP91
7.1　Avalon總線概況91
7.2　設(shè)計(jì)模塊和信號(hào)輸入電路簡介92
7.2.1　LED陣列顯示接口的設(shè)計(jì)（ leds_matrix.v ）92
7.2.2　按鈕信號(hào)的輸入（button.v）98
7.3　硬件設(shè)計(jì)步驟100
7.3.1　建一個(gè)目錄放置設(shè)計(jì)文件100
7.3.2　創(chuàng)建設(shè)計(jì)的組件101
7.3.3　Nios Ⅱ系統(tǒng)的構(gòu)成105
7.3.4　對Verilog 文件的歸納和編寫設(shè)計(jì)項(xiàng)目的頂層文件108
7.3.5　用.tcl文件對FPGA引腳的定義110
7.3.6　對項(xiàng)目的編譯113
7.3.7　把編譯生成的電路配置代碼下載到FPGA114
7.4　軟件設(shè)計(jì)步驟114
7.4.1　建立軟件程序目錄并調(diào)用Nios ⅡIDE114
7.4.2　程序的運(yùn)行118
總結(jié)118
思考題119
第8講　LCD顯示控制器IP的設(shè)計(jì)121
8.1　LCD顯示的相關(guān)概念介紹121
8.1.1　位圖的基礎(chǔ)知識(shí)121
8.1.2　位圖的尺寸122
8.1.3　位圖顏色122
8.1.4　地址的線性、矩形選擇122
8.1.5　alpha混合122
8.1.6　TFT-LCD彩色顯示控制時(shí)序圖123
8.1.7　顯示器控制接口（IP）知識(shí)產(chǎn)權(quán)核介紹124
8.2　顯示控制器IP核總體結(jié)構(gòu)及其與嵌入式Nios Ⅱ處理器核的關(guān)系125
8.3　端口信號(hào)的說明127
8.4　顯示控制器IP核的基本操作128
8.5　顯示控制器IP寄存器的說明128
8.5.1　寄存器總體介紹128
8.5.2　控制寄存器組129
8.5.3　時(shí)序寄存器組130
8.5.4　背景層相關(guān)寄存器組131
8.6　模塊劃分及模塊功能簡介132
8.7　LCD IP模塊的測試137
8.8　在SOPC系統(tǒng)中應(yīng)用LCD顯示控制器IP核137
8.9　構(gòu)建SOPC系統(tǒng)145
8.10　引腳分配151
8.11　軟件開發(fā)153
8.12　軟件代碼解釋158
總結(jié)158
思考題159
第9講　BitBLT控制器IP161
9.1　圖形加速及BitBLT相關(guān)概念介紹161
9.1.1　位圖和BitBLT162
9.1.2　調(diào)色板162
9.1.3　顏色擴(kuò)展163
9.1.4　顏色鍵控163
9.1.5　光柵操作163
9.2　BitBLT控制器IP介紹164
9.2.1　BitBLT控制器IP結(jié)構(gòu)和系統(tǒng)結(jié)構(gòu)框圖164
9.2.2　BitBLT控制器IP寄存器說明166
9.2.3　BitBLT控制器IP模塊說明167
9.3　BitBLT控制器IP使用示例169
9.3.1　構(gòu)建SOPC系統(tǒng)169
9.3.2　引腳分配173
9.3.3　軟件開發(fā)176
9.3.4　軟件源程序182
9.3.5　軟件代碼解釋189
總結(jié)190
思考題191
第10講　復(fù)雜SOPC系統(tǒng)的設(shè)計(jì)192
10.1　本講使用的主要組件簡介193
10.1.1　LCD控制器193
10.1.2　BitBLT控制器 193
10.2　硬件設(shè)計(jì)步驟193
10.2.1　Quartus Ⅱ工程的建立193
10.2.2　在工程中加入LCD控制器和BitBLT控制器194
10.2.3　Nios Ⅱ系統(tǒng)的構(gòu)成194
10.2.4　編寫設(shè)計(jì)項(xiàng)目頂層文件194
10.2.5　FPGA引腳定義194
10.2.6　編譯和下載項(xiàng)目194
10.3　軟件開發(fā)194
10.3.1　軟件程序介紹194
10.3.2　軟件結(jié)構(gòu)195
10.3.3　軟件源程序195
10.3.4　軟件代碼解釋203
總結(jié)203
思考題205
本書的結(jié)束語206
附錄　GX-SOC/ SOPC 專業(yè)級創(chuàng)新開發(fā)實(shí)驗(yàn)平臺(tái)207
附錄1　GX-SOC/SOPC-DEV-LAB Platform開發(fā)實(shí)驗(yàn)平臺(tái)概述207
附錄2　GX-SOC/SOPC-DEV-LAB Platform 創(chuàng)新開發(fā)實(shí)驗(yàn)平臺(tái)簡介209
附錄3　GX-SOC/SOPC-DEV-LAB Platform創(chuàng)新開發(fā)實(shí)驗(yàn)平臺(tái)的組成和結(jié)構(gòu)210
附錄4　GX-SOPC-EP2C35-M672 Cyclone Ⅱ核心板硬件資源介紹253
參考文獻(xiàn)259