VHDL硬件描述語言與數(shù)字邏輯電路設(shè)計(jì)（第三版）

第1章　數(shù)字系統(tǒng)硬件設(shè)計(jì)概述
1.1 傳統(tǒng)的系統(tǒng)硬件設(shè)計(jì)方法
1.2 利用硬件描述語言的硬件電路設(shè)計(jì)方法
習(xí)題與思考題
第2章　數(shù)字系統(tǒng)的算法描述
2.1 數(shù)字系統(tǒng)算法流程圖描述
2.1.1 算法流程圖的符號及其描述方法
2.1.2 算法流程圖描述數(shù)字系統(tǒng)實(shí)例
2.2 吠態(tài)機(jī)及算法狀態(tài)機(jī)圖描述
2.2.1 狀態(tài)機(jī)的分類及特點(diǎn)
2.2.2 算法狀態(tài)機(jī)流程圖的符號及描述方法
2.2.3 算法狀態(tài)機(jī)圖描述實(shí)例
2.2.4 算法流程圖至狀態(tài)圖的變換方法
2.2.5 狀態(tài)圖至算法狀態(tài)機(jī)圖的變換方法
2.2.6 C語言流程圖至算法狀態(tài)機(jī)圖的變換
習(xí)題與思考題
第3章　VHDL語言程序的基本結(jié)構(gòu)
3.1 VHDL語言設(shè)計(jì)的基本單元及其構(gòu)成
3.1.1 實(shí)體說明
3.1.2 構(gòu)造體
3.2 VHDL語言構(gòu)造體的子結(jié)構(gòu)描述
3.2.1 BLOCK語句結(jié)構(gòu)描述
3.2.2.PROCESS語句結(jié)構(gòu)描述
3.2.3 SUBPROGRAM語句結(jié)構(gòu)描述
3.3 包集合、庫及配置
3.3.1 庫
3.3.2 包集合
3.3.3 配置
習(xí)題與思考題
第4章　VHDL語言的數(shù)據(jù)類型與運(yùn)算操作符
4.1 VHDL語言的客體及其分類
4.1.1 常數(shù)
4.1.2 變量
4.1 -3信號
4.1.4 信號和變量值代入的區(qū)別
4.1.5 文件
4.2 VHDL，語言的數(shù)據(jù)類型
4.2.1 標(biāo)準(zhǔn)的數(shù)據(jù)類型
4.2.2 用戶定義的數(shù)據(jù)類型
4.2.3 用戶定義的子類型
4.2.4 數(shù)據(jù)類型的轉(zhuǎn)換
4.2.5 數(shù)據(jù)類型的限定
4.2.6 WEE標(biāo)準(zhǔn)“STD-LOGIC”和“STD_LOGIC-VECTOR
4.3 VHDL語言的運(yùn)算操作符
4.3.1 邏輯運(yùn)算符
4.3.2 算術(shù)運(yùn)算符
4.3.3 關(guān)系運(yùn)算符
4.3.4 并置運(yùn)算符
習(xí)題與思考題
第5章　VHDL語言構(gòu)造體的描述方式
5.1 構(gòu)造體的行為描述方式
5.1.1 代入語句
5.1.2 延時(shí)語句
5.1.3 多驅(qū)動(dòng)器描述語句
5.1.4 GENERIC語句
5.2 構(gòu)造體的寄存器傳輸（RTL）描述方式
5.2.1 RTL描述方式的特點(diǎn)
5.2.2 使用RTL描述方式應(yīng)注意的問題
5.3 構(gòu)造體的結(jié)構(gòu)描述方式
5.3.1 構(gòu)造體結(jié)構(gòu)描述的基本框架
5.3.2 COMPONENT語句
5.3.3 COMPONENTl_INSTANT語句
習(xí)題與思考題
第6章　VHDL語言的主要描述語句
6.1 順序描述語句
6.1.1 WAIT語句
6.1.2 斷言語句
6.1.3 信號代入語句
6.1.4 變量賦值語句
6.1.5 IF語句
6.1.6 CASE語句
6.1.7 LOOP語句
6.1.8 NEXT語句
6.1.9 EXIT語句
6.2 并發(fā)描述語句
6.2.1 進(jìn)程語句
6.2.2 并發(fā)信號代入語句
6.2.3 條件信號代入語句
6.2.4 選擇信號代入語句
6.2.5 并發(fā)過程調(diào)用語句
6.2.6 塊語句
6.3 其它語句和有關(guān)規(guī)定的說明
6.3.1 命名規(guī)則和注解的標(biāo)記
6.3.2 ATTRIBUTE（屬性）描述與定義語句
6.3.3 GENERATE語句
習(xí)題與思考題
第7章　數(shù)值系統(tǒng)的狀態(tài)模型
7.1 二態(tài)數(shù)值系統(tǒng)
7.2 三態(tài)數(shù)值系統(tǒng)
7.3 四態(tài)數(shù)值系統(tǒng)
7.4 九態(tài)數(shù)值系統(tǒng)
7.5 十二態(tài)數(shù)值系統(tǒng)
7.6 四十六態(tài)數(shù)值系統(tǒng)
習(xí)題與思考題
第8章　基本邏輯電路設(shè)計(jì)
8.1 組合邏輯電路設(shè)計(jì)
8.1.1 簡單門電路
8.1.2 編、譯碼器與選擇器
8.1.3 加法器與求補(bǔ)器
8.1.4 三態(tài)門與總線緩沖器
8.2 時(shí)序電路設(shè)計(jì)
8.2.1 時(shí)鐘信號和復(fù)位信號
8.2.2 觸發(fā)器
8.2.3 寄存器
8.2.4 計(jì)數(shù)器
8.3 存儲(chǔ)器
8.3.1 存儲(chǔ)器描述中的共性問題
8.3.2 ROM（只讀存儲(chǔ)器）
8.3.3.RAM（隨機(jī)存儲(chǔ)器）
8.3.4 FIFO（先進(jìn)先出堆棧）
習(xí)題與思考題
第9章　仿真與邏輯綜合
9.1 仿真
9.1.1 仿真輸入信息的產(chǎn)生
9.1.2 仿真△
9.1.3 仿真程序模塊的書寫
9.2 邏輯綜合
9.2.1 約束條件
9.2.2 屬性描述
9.2.3 工藝庫
9.2.4 邏輯綜合的基本步驟
習(xí)題與思考題
第10章　數(shù)字系統(tǒng)的實(shí)際設(shè)計(jì)技巧
10.1 數(shù)字系統(tǒng)優(yōu)化的基本方法
10.1.1 相同電路的處理
10.1.2 運(yùn)算順序的改變
10.1.3 常數(shù)運(yùn)算的運(yùn)用
10.1.4 相同運(yùn)算電路的使用
10.1.5 優(yōu)化的必要性及其工程實(shí)際意義
10.2 數(shù)字系統(tǒng)設(shè)計(jì)中的工程實(shí)際問題
10.2.1 提高系統(tǒng)工作速度的方法
10.2.2 縮小電路規(guī)模和降低功耗的方法
10.2.3 系統(tǒng)誤操作的成因及其消除方法
10.2.4 非同步信號的控制方法
10.2.5 典型狀態(tài)機(jī)狀態(tài)編碼的選擇
習(xí)題與思考題
第11章　洗衣機(jī)洗滌控制電路設(shè)計(jì)實(shí)例
11.1 洗衣機(jī)洗滌控制電路的性能要求
11.2 洗衣機(jī)洗滌控制電路的結(jié)構(gòu)
1l.3 洗衣機(jī)洗滌控制電路的算法狀態(tài)機(jī)圖描述
11.4 洗衣機(jī)洗滌控制電路的VHDL語言描述
習(xí)題與思考題
第12章　微處理器接口芯片設(shè)計(jì)實(shí)例
12.1 可編程并行接口芯片設(shè)計(jì)實(shí)例
12.1.1 8255的引腳與內(nèi)部結(jié)構(gòu)
12.1.2 8255的工作方式及其控制字
12.1.3 8255的結(jié)構(gòu)設(shè)計(jì)
12.1.4 8255芯片的VHDL語言描述
12.1.5 8255芯片VHDL語言描述模塊的仿真
12.2 SCI串行接口芯片設(shè)計(jì)實(shí)例
12.2.1 SCI的引腳與內(nèi)部結(jié)構(gòu)
12.2.2 串行數(shù)據(jù)傳送的格式與同步控制機(jī)構(gòu)
12.2.3 SCI芯片的VHDL語言描述
12.2.4 SCI芯片VHDL語言描述模塊的仿真
12.3 鍵盤接口芯片KBC設(shè)計(jì)實(shí)例
12.3.1 KBC的引腳與內(nèi)部結(jié)構(gòu)
12.3.2 同步控制機(jī)構(gòu)和查表變換
12.3.3 KBC芯片的VHDL語言描述
12.3.4 KBC芯片VHDL語言描述模塊的仿真
習(xí)題與思考題
第13章　VHDL語言93版和87版的主要區(qū)別
13.1 VHDL語言93版的特點(diǎn)
13.2 87版到93版的移植問題
附錄A典型EDA開發(fā)工具介紹
A.1 簡介
A.2 MAX+plusII使用說明
A.2.1 MAX+plusⅡ概況
A.2.2 VHDL語言工程文件的建立和編輯
A.2.3 VHDL語言程序的編譯
A.2.4 仿真
A.3 Xilinx可編程器件集成開發(fā)環(huán)境ISE的使用說明
A.3.1 ISE系統(tǒng)簡介
A.3.2 新建工程
A.3.3 源代碼的輸入
A.3.4 設(shè)計(jì)與仿真
A.3.5 綜合
A.3.6 時(shí)序約束
A.3.7 位置約束
A.3.8 下載與配置
附錄BVHDL語言文法介紹
附錄C屬性說明
附錄DVHDL標(biāo)準(zhǔn)包集合文件
參考文獻(xiàn)