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內(nèi)容簡(jiǎn)介

　　《ASIC與Verilog數(shù)字系統(tǒng)設(shè)計(jì)》從實(shí)用角度出發(fā)，系統(tǒng)地介紹了大規(guī)?？删幊踢壿嬈骷?、EDA設(shè)計(jì)工具和數(shù)字系統(tǒng)設(shè)計(jì)方法。主要內(nèi)容包括四個(gè)部分：第1部分介紹數(shù)字系統(tǒng)的概念、設(shè)計(jì)思想、設(shè)計(jì)過(guò)程，以及基本模塊電路設(shè)計(jì)和系統(tǒng)設(shè)計(jì)的概念、方法和原則；第2部分以Altera公司的產(chǎn)品為例，介紹了CPLD和FPGA器件的結(jié)構(gòu)原理；第3部分結(jié)合實(shí)例全面系統(tǒng)地介紹了MAX+PLUSⅡ軟件和QuartusⅡ軟件的功能特點(diǎn)和使用方法；第4部分通過(guò)大量實(shí)例深人淺出地展示了Verilog HDL語(yǔ)言的設(shè)計(jì)方法和技巧，并進(jìn)一步介紹了用Verilog HDL進(jìn)行數(shù)字系統(tǒng)設(shè)計(jì)的方法。全書(shū)內(nèi)容翔實(shí)，圖文并茂，方法實(shí)用，易讀易懂，并由淺人深地配有幾十個(gè)實(shí)例和12個(gè)實(shí)驗(yàn)。既可作為高等院校本、專(zhuān)科生的可編程邏輯器件、數(shù)字系統(tǒng)設(shè)計(jì)和課程設(shè)計(jì)等課程的教材或教學(xué)參考書(shū)，也可作為電子工程技術(shù)人員的技術(shù)參考書(shū)和EDA設(shè)計(jì)入門(mén)讀物。

作者簡(jiǎn)介

暫缺《ASIC與Verilog數(shù)字系統(tǒng)設(shè)計(jì)》作者簡(jiǎn)介

圖書(shū)目錄

第1章數(shù)字系統(tǒng)設(shè)計(jì)與PLD
1.1 數(shù)字系統(tǒng)設(shè)計(jì)
1.2 EDA和PLD發(fā)展概況
1.3 EDA設(shè)計(jì)流程及其工具
1.4 IP核
思考題和習(xí)題
第2章可編程邏輯器件的結(jié)構(gòu)與應(yīng)用
2.1 概述
2.2 簡(jiǎn)單PLD的基本結(jié)構(gòu)
2.3 CPLD結(jié)構(gòu)與工作原理
2.4 FPGA結(jié)構(gòu)與工作原理
2.5 各PLD公司產(chǎn)品概述
2.6 PLD的編程與測(cè)試技術(shù)
思考題和習(xí)題
第3章 Altera可編程邏輯器件開(kāi)發(fā)軟件
3.1 MAX+PLUSⅡ軟件介紹
3.2 QuartusⅡ的應(yīng)用
思考題和習(xí)題
第4章 Verilog HDL硬件描述語(yǔ)言
4.1 Verilog HDL語(yǔ)言簡(jiǎn)介
4.2 Verilog HDL語(yǔ)言基礎(chǔ)知識(shí)
4.3 Verilog HDL的結(jié)構(gòu)描述方式
4.4 Verilog HDL的數(shù)據(jù)流描述方式
4.5 Verilog HDL的行為描述方式
4.6 task和function
4.7 Verilog HDL描述的可綜合性分析
思考題和習(xí)題
第5章數(shù)字電路設(shè)計(jì)方法
5.1 常用組合邏輯電路的設(shè)計(jì)應(yīng)用
5.2 常用時(shí)序邏輯電路的設(shè)計(jì)應(yīng)用
5.3 有限狀態(tài)機(jī)的設(shè)計(jì)
5.4 毛刺的消除
思考題和習(xí)題
第6章數(shù)字系統(tǒng)綜合設(shè)計(jì)實(shí)例
6.1 數(shù)碼管動(dòng)態(tài)掃描顯示電路設(shè)計(jì)
6.2 矩陣鍵盤(pán)掃描電路設(shè)計(jì)
6.3 籃球比賽24s設(shè)計(jì)
6.4 數(shù)字鐘的層次化設(shè)計(jì)
6.5 智能洗衣機(jī)控制器的設(shè)計(jì)
6.6 智能電梯控制器的設(shè)計(jì)
6.7 九九乘法表系統(tǒng)設(shè)計(jì)
6.8 計(jì)算器設(shè)計(jì)
第7章數(shù)字電路與系統(tǒng)設(shè)計(jì)實(shí)踐
實(shí)驗(yàn)一 4位全加器設(shè)計(jì)
實(shí)驗(yàn)二 32選1數(shù)據(jù)選擇器設(shè)計(jì)
實(shí)驗(yàn)三 4位超前進(jìn)位加法器設(shè)計(jì)
實(shí)驗(yàn)四 8位加減法器設(shè)計(jì)
實(shí)驗(yàn)五十進(jìn)制計(jì)數(shù)器設(shè)計(jì)
實(shí)驗(yàn)六多功能分頻器設(shè)計(jì)
實(shí)驗(yàn)七 8位移位寄存器設(shè)計(jì)
實(shí)驗(yàn)八有限狀態(tài)機(jī)設(shè)計(jì)
實(shí)驗(yàn)九電子密碼鎖設(shè)計(jì)
實(shí)驗(yàn)十健身游戲機(jī)設(shè)計(jì)
實(shí)驗(yàn)十一同步FIFO設(shè)計(jì)
實(shí)驗(yàn)十二 DDS正弦信號(hào)發(fā)生器設(shè)計(jì)
附錄A Verilog HDL關(guān)鍵字
附錄B CPLD／FPGA實(shí)驗(yàn)系統(tǒng)使用說(shuō)明
參考文獻(xiàn)