高性能微處理器電路設(shè)計(jì)

譯者序
原書序
第1章 物理工藝對體系結(jié)構(gòu)的影響1
1.1 引言1
1.2 CMOS工藝下處理器體系結(jié)構(gòu)的實(shí)現(xiàn)3
1.3 高性能微處理器周期時(shí)間的選擇12
1.4 PA8000、21164和21264處理器的比較13
1.5 互連電阻的趨勢14
1.6 功耗趨勢15
1.7 高級封裝19
1.8 小結(jié)20
參考文獻(xiàn)21
第2章 CMOS器件尺寸縮小和亞0.25μm系統(tǒng)中的問題22
2.1 MOSFET縮小理論22
2.2 0.25μm以下工藝中CMOS的縮小問題26
2.3 互連RC延遲33
2.4 低溫CMOS35
參考文獻(xiàn)38
第3章 泄漏功耗降低技術(shù)39
3.1 引言39
3.2 晶體管泄漏電流組成成分40
3.3 電路亞閾值泄漏電流44
3.4 泄漏控制技術(shù)47
參考文獻(xiàn)53
第4章 低電壓技術(shù)55
4.1 低電壓低閾值電路設(shè)計(jì)55
4.2 電源關(guān)斷方案58
4.3 襯底偏置控制的Vth59
4.4 處理器設(shè)計(jì)舉例67
4.5 小結(jié)70
參考文獻(xiàn)71
第5章 SOI工藝與電路73
5.1 引言73
5.2 PDSOI與FD SOI的器件設(shè)計(jì)考慮73
5.3 器件結(jié)果75
5.4 PD-SOI CMOS 數(shù)字電路79
5.5 低功耗SOI87
5.6 小結(jié)88
參考文獻(xiàn)89
第6章 器件和互連線的工藝參數(shù)變動(dòng)模型90
6.1 引言——變動(dòng)來源90
6.2 概述——統(tǒng)計(jì)描述91
6.3 工藝參數(shù)變動(dòng)綜述93
6.4 刻畫和處理參數(shù)變動(dòng)的方法96
6.5 在互連影響分析問題上的應(yīng)用100
6.6 小結(jié)105
參考文獻(xiàn)105
第7章 高速VLSI算術(shù)單元：加法器和乘法器107
7.1 高速加法：算法和VLSI實(shí)現(xiàn)107
7.2 乘法120
7.3 小結(jié)128
參考文獻(xiàn)128
第8章 鐘控存儲單元131
8.1 時(shí)鐘策略概述131
8.2 時(shí)鐘信號的非理想特性132
8.3 基本鎖存器對134
8.4 基本觸發(fā)器135
8.5 魯棒性設(shè)計(jì)準(zhǔn)則1137
8.6 時(shí)序邏輯的時(shí)序特性139
8.7 鎖存器對和觸發(fā)器的比較144
8.8 高性能鐘控存儲單元145
8.9 魯棒性設(shè)計(jì)準(zhǔn)則2151
8.10 鐘控存儲單元的性能指標(biāo)153
8.11 動(dòng)態(tài)電路的鎖存單元 154
8.12 建議和小結(jié)156
參考文獻(xiàn)157
第9章 時(shí)鐘分配158
9.1 引言158
9.2 目標(biāo)162
9.3 實(shí)現(xiàn)165
9.4 時(shí)鐘驅(qū)動(dòng)器版圖170
9.5 變動(dòng)173
9.6 小結(jié)176
參考文獻(xiàn)176
第10章 寄存器文件和緩沖存儲器179
10.1 基本結(jié)構(gòu)179
10.2 基本SRAM單元的設(shè)計(jì)和操作184
10.3 地址路徑的設(shè)計(jì)192
10.4 讀路徑設(shè)計(jì)194
10.5 寫路徑設(shè)計(jì)198
10.6 冗余199
10.7 可靠性問題200
參考文獻(xiàn)201
第11章 分析片上互連效應(yīng)202
11.1 引言202
11.2 簡化的互連線分析205
11.3 模型降階209
11.4 驅(qū)動(dòng)器模型216
11.5 小結(jié)221
參考文獻(xiàn)221
第12章 互連驅(qū)動(dòng)技術(shù)223
12.1 工藝尺寸縮小趨勢223
12.2 與電容效應(yīng)有關(guān)的問題和解決辦法230
12.3 與電感效應(yīng)有關(guān)的問題和解決辦法234
12.4 與電阻效應(yīng)有關(guān)的問題和解決辦法241
12.5 長距離布線的問題和解決辦法241
12.6 小結(jié)245
參考文獻(xiàn)246
第13章 I/O和ESD電路設(shè)計(jì)247
13.1 引言247
13.2 供電的考慮因素247
13.3 片外驅(qū)動(dòng)電路的邊沿速率控制249
13.4 混合電壓I/O251
13.5 阻抗匹配254
13.6 預(yù)補(bǔ)償驅(qū)動(dòng)器254
13.7 輸入接收器255
13.8 ESD威脅256
13.9 ESD模型256
13.10 ESD保護(hù)網(wǎng)絡(luò)的電路拓?fù)?58
13.11 ESD保護(hù)設(shè)計(jì)元件和方法259
13.12 電源鉗位263
13.13 CDM的考慮因素264
參考文獻(xiàn)265
第14章 高速芯片間的信號傳輸267
14.1 傳輸線268
14.2 信號鏈路的性能指標(biāo)272
14.3 發(fā)送器275
14.4 接收器281
14.5 時(shí)鐘信號生成284
14.6 未來趨勢289
14.7 小結(jié)293
參考文獻(xiàn)294
第15章 計(jì)算機(jī)輔助設(shè)計(jì)工具概述297
15.1 引言297
15.2 微體系結(jié)構(gòu)設(shè)計(jì)和電路可行性研究工具298
15.3 RTL模型設(shè)計(jì)工具299
15.4 RTL數(shù)據(jù)通路/存儲器設(shè)計(jì)工具301
15.5 控制邏輯設(shè)計(jì)工具303
15.6 芯片裝配和總體線網(wǎng)布線304
15.7 芯片級版圖、電路以及時(shí)序驗(yàn)證304
15.8 測試模式生成306
15.9 結(jié)論307
參考文獻(xiàn)307
第16章 時(shí)序驗(yàn)證308
16.1 引言308
16.2 時(shí)序驗(yàn)證的目標(biāo)和分析308
16.3 高速設(shè)計(jì)和時(shí)序驗(yàn)證中的關(guān)鍵因素312
16.4 非存儲器定制模塊的時(shí)序驗(yàn)證317
16.5 存儲器模塊的時(shí)序驗(yàn)證319
16.6 設(shè)計(jì)流程和全芯片時(shí)序驗(yàn)證321
16.7 未來的挑戰(zhàn)324
參考文獻(xiàn)325
第17章 供電網(wǎng)絡(luò)的設(shè)計(jì)與分析326
17.1 引言326
17.2 供電網(wǎng)絡(luò)設(shè)計(jì)327
17.3 供電網(wǎng)格分析337
17.4 供電網(wǎng)格建模340
17.5 小結(jié)346
參考文獻(xiàn)346
第18章 高性能處理器測試349
18.1 引言349
18.2 測試的基本概念349
18.3 可測試性設(shè)計(jì)355
18.4 小結(jié)369
參考文獻(xiàn)369