Verilog HDL與CPLD/FPGA項目開發(fā)教程

出版說明
　　前言
　　第1章 CPLD，F(xiàn)PGA項目開發(fā)入門
　　1.1 CPLD／FPGA開發(fā)系統(tǒng)概述
　　1.1.1 PLD的發(fā)展歷程及發(fā)展趨勢
　　1.1.2 CPLD／FPGA概述
　　1.1.3 CPLD／FPGA的結(jié)構(gòu)與原理
　　1.2 CPLD／FPGA器件識別
　　1.2.1 CPLD／FPGA產(chǎn)品概況
　　1.2.2 MAX系列產(chǎn)品的基本功能及編程方式
　　1.3 CCITCPLD／FPGA實驗儀使用
　　1.3.1 實驗儀結(jié)構(gòu)設(shè)計
　　1.3.2 熟悉實驗儀的元器件
　　1.3.3 解析主控芯片EPMl270T144C5
　　1.3.4 了解實驗儀的外圍接口及其引腳對應(yīng)關(guān)系
　　1.3.5 設(shè)計實驗儀原理圖
　　1.3.6 設(shè)計Byte Blastel下載口
　　1.4 QuartusⅡ開發(fā)環(huán)境應(yīng)用
　　1.4.1 安裝QuartusIl7.2開發(fā)環(huán)境
　　1.4.2 設(shè)計三人表決器
　　1.5 Verilog HDL語言基礎(chǔ)應(yīng)用
　　1.5.1 認(rèn)識Verilog HDL語言基本結(jié)構(gòu)
　　1.5.2 辨別Verilog HDL語言數(shù)據(jù)類型
　　1.5.3 識別Verilog HDL語言運算符及表達(dá)式
　　1.6 Verilog HDL語言實例設(shè)計
　　1.6.1 閃爍燈設(shè)計
　　1.6.2 流水燈設(shè)計
　　1.7 習(xí)題
　　
　　第2章 基于CPLD，F(xiàn)PGA的單元項目開發(fā)
　　2.1 項目l設(shè)計基本邏輯門電路
　　2.2 項目2設(shè)計譯碼器
　　2.2.1 任務(wù)1設(shè)計3.8譯碼器
　　2.2.2 任務(wù)2設(shè)計八段LED數(shù)碼管譯碼電路
　　2.3 項目3編碼器和數(shù)據(jù)選擇器設(shè)計
　　2.3.1 任務(wù)l設(shè)計8-3優(yōu)先編碼器
　　2.3.2 任務(wù)2設(shè)計4.1數(shù)據(jù)選擇器
　　2.4 項目4觸發(fā)器設(shè)計
　　2.4.1 任務(wù)l觸發(fā)器概述
　　2.4.2 任務(wù)2識別基本觸發(fā)器
　　2.4.3 任務(wù)3識別觸發(fā)器的邏輯功能
　　2.4.4 任務(wù)4設(shè)計時鐘觸發(fā)器
　　2.4.5 任務(wù)5設(shè)計直接置位復(fù)位觸發(fā)器
　　2.4.6 任務(wù)6轉(zhuǎn)換不同邏輯功能的觸發(fā)器
　　2.5 項目5全加器設(shè)計
　　2.5.1 任務(wù)1設(shè)計一位全加器
　　2.5.2 任務(wù)2設(shè)計串行進(jìn)位加法器
　　2.5.3 任務(wù)3設(shè)計先行進(jìn)位加法器
　　2.5.4 任務(wù)4設(shè)計加減法器
　　2.6 項目6計數(shù)器設(shè)計
　　2.6.1 任務(wù)1設(shè)計二進(jìn)制計數(shù)器
　　2.6.2 任務(wù)2設(shè)計七進(jìn)制計數(shù)器
　　2.6.3 任務(wù)3采用異步置數(shù)和同步清零的方法設(shè)計七進(jìn)制計數(shù)器
　　2.7 項目7乘法器設(shè)計
　　2.7.1 任務(wù)1利用被乘數(shù)左移法設(shè)無符號乘法器
　　2.7.2 任務(wù)2利用部分積右移法設(shè)無符號乘法器
　　2.7.3 任務(wù)3設(shè)計帶符號乘法器
　　2.8 項目8除法器設(shè)計
　　2.8.1 任務(wù)1利用比較法設(shè)計除法器
　　2.8.2 任務(wù)2利用恢復(fù)余數(shù)法設(shè)計除法器
　　2.8.3 任務(wù)3利用不恢復(fù)余數(shù)法設(shè)計除法器
　　2.9 項目9鍵盤LED發(fā)光二極管應(yīng)用設(shè)計
　　2.9.1 任務(wù)1鍵盤LED發(fā)光二極管應(yīng)用之
　　2.9.2 任務(wù)2鍵盤LED發(fā)光二極管應(yīng)用之二
　　2.9.3 任務(wù)3鍵盤去抖動設(shè)計
　　2.10 項目10靜、動態(tài)LED發(fā)光二極管顯示
　　2.10.1 任務(wù)1靜態(tài)數(shù)碼管的顯示設(shè)計
　　2.10.2 任務(wù)2動態(tài)數(shù)碼管顯示設(shè)計
　　2.11 項目11點陣LED顯示屏及其漢字顯示
　　2.11.1 任務(wù)1點陣LED顯示屏測試
　　2.11.2 任務(wù)2漢字顯示
　　2.12 項目12蜂鳴器應(yīng)用設(shè)計
　　2.12.1 任務(wù)1發(fā)出報警聲
　　2.12.2 任務(wù)2設(shè)計簡易數(shù)字電子琴
　　2.12.3 任務(wù)3設(shè)計“梁?！币魳菲?br />　　2.13 項目13LCD液晶顯示系統(tǒng)設(shè)計
　　2.13.1 任務(wù)1了解液晶顯示的基礎(chǔ)知識
　　2.13.2 任務(wù)2液晶屏滾動顯示“www.ccit.is.cn”字符
　　2.14 習(xí)題
　　
　　第3章 基于CPLD，F(xiàn)PGA的綜合項目開發(fā)
　　3.1 項目1基于VerilogHDL的數(shù)字時鐘設(shè)計與實現(xiàn)
　　3.1.1 任務(wù)1任務(wù)提出及設(shè)計分析
　　3.1.2 任務(wù)2分頻模塊設(shè)計
　　3.1.3 任務(wù)3校時模塊設(shè)計
　　3.1.4 任務(wù)4計時處理模塊設(shè)計
　　3.1.5 任務(wù)5報時模塊設(shè)計
　　3.1.6 任務(wù)6顯示模塊設(shè)計
　　3.1.7 任務(wù)7頂層模塊設(shè)計
　　3.1.8 任務(wù)8下載調(diào)試運行
　　3.2 項目2基于VerilogHDL的交通信號燈模擬控制設(shè)計
　　3.2.1 任務(wù)1任務(wù)提出及設(shè)計分析
　　3.2.2 任務(wù)2初始化模塊設(shè)計
　　3.2.3 任務(wù)3分頻模塊設(shè)計
　　3.2.4 任務(wù)4控制A方向4盞燈亮火模塊設(shè)計
　　3.2.5 任務(wù)5控制B方向4盞燈亮滅模塊設(shè)計
　　3.2.6 任務(wù)6A、B方向各種燈剩余時間的顯示模塊設(shè)計
　　3.2.7 任務(wù)7頂層文件設(shè)計
　　3.2.8 任務(wù)8下載調(diào)試運行
　　3.3 項目3UART異步串行通信設(shè)計
　　3.3.1 任務(wù)l串行通信基礎(chǔ)知識
　　3.3.2 任務(wù)2串行發(fā)送模塊設(shè)計
　　3.3.3 任務(wù)3串行接收模塊設(shè)計
　　3.4 項目4基于VerilogHDL的四路數(shù)字式競賽搶答器設(shè)計
　　3.4.1 任務(wù)1任務(wù)提出及設(shè)計分析
　　3.4.2 任務(wù)2信號鎖存電路設(shè)計
　　3.4.3 任務(wù)3計分電路設(shè)計
　　3.4.4 任務(wù)4數(shù)碼管顯示電路設(shè)計
　　3.4.5 任務(wù)5頂層文件設(shè)計
　　3.4.6 任務(wù)6下載調(diào)試運行
　　3.5 習(xí)題
　　附錄
　　附錄A Verilog HDL關(guān)鍵字
　　附錄B Quartusl L7.2支持的Verilog HDL數(shù)據(jù)類型和語句
　　附錄C 基于Verilog HDL的CPLD／FPGA設(shè)計常見問題解析
　　附錄D 高級語言的串行通信編程
　　參考文獻(xiàn)