新一代計(jì)算機(jī)體系結(jié)構(gòu)

第1章 概述
　　1.1 計(jì)算機(jī)系統(tǒng)結(jié)構(gòu)的基本概念
　　1.1.1 多級(jí)層次結(jié)構(gòu)
　　1.1.2 系統(tǒng)結(jié)構(gòu)、組成和實(shí)現(xiàn)之間的關(guān)系
　　1.2 計(jì)算機(jī)系統(tǒng)結(jié)構(gòu)的設(shè)計(jì)方法
　　1.2.1 計(jì)算機(jī)系統(tǒng)的設(shè)計(jì)原則
　　1.2.2 計(jì)算機(jī)系統(tǒng)的設(shè)計(jì)思路及步驟
　　1.3 軟件、應(yīng)用、器件的影響
　　1.4 計(jì)算機(jī)系統(tǒng)結(jié)構(gòu)的分類(lèi)
　　1.5 基于馮·諾依曼計(jì)算機(jī)模型的指令集分類(lèi)
　　1.5.1 CISC體系結(jié)構(gòu)
　　1.5.2 RISC體系結(jié)構(gòu)
　　1.5.3 CISC和RISC混合體系結(jié)構(gòu)
　　1.5.4 EPIC體系結(jié)構(gòu)
　　1.6 先進(jìn)的微體系結(jié)構(gòu)
　　1.6.1 多核處理器
　　1.6.2 流處理器
　　1.6.3 PIM
　　1.6.4 可重構(gòu)計(jì)算
　　習(xí)題
　　
　　第2章 流水線(xiàn)技術(shù)
　　2.1 流水線(xiàn)的基本概念
　　2.1.1 什么是流水線(xiàn)
　　2.1.2 流水線(xiàn)的分類(lèi)
　　2.2 流水線(xiàn)的性能指標(biāo)
　　2.2.1 吞吐率
　　2.2.2 加速比
　　2.2.3 效率
　　2.3 DLX的基本流水線(xiàn)
　　2.3.1 DLX指令集結(jié)構(gòu)
　　2.3.2 基本的DLX流水線(xiàn)
　　2.3.3 DLX流水線(xiàn)各級(jí)的操作
　　2.3.4 DLX流水線(xiàn)處理機(jī)的控制
　　2.4 流水線(xiàn)的相關(guān)與沖突
　　2.4.1 流水線(xiàn)相關(guān)
　　2.4.2 流水線(xiàn)沖突
　　習(xí)題
　　
　　第3章 指令級(jí)并行
　　3.1 指令級(jí)并行的概念
　　3.2 循環(huán)展開(kāi)
　　3.2.1 循環(huán)展開(kāi)的原理
　　3.2.2 循環(huán)展開(kāi)的特點(diǎn)
　　3.3 動(dòng)態(tài)指令調(diào)度
　　3.3.1 靜態(tài)指令調(diào)度與動(dòng)態(tài)指令調(diào)度
　　3.3.2 動(dòng)態(tài)指令調(diào)度的基本思想
　　3.3.3 動(dòng)態(tài)指令調(diào)度算法：記分板
　　3.3.4 動(dòng)態(tài)指令調(diào)度算法：Tomasulo算法
　　3.4 動(dòng)態(tài)分支預(yù)測(cè)
　　3.4.1 采用分支預(yù)測(cè)表
　　3.4.2 采用分支目標(biāo)緩沖器
　　3.4.3 基于硬件的推斷執(zhí)行
　　3.4.4 先進(jìn)的分支預(yù)測(cè)技術(shù)
　　習(xí)題
　　
　　第4章 線(xiàn)程級(jí)并行
　　4.1 多線(xiàn)程技術(shù)發(fā)展背景
　　4.2 線(xiàn)程概念
　　4.2.1 用戶(hù)級(jí)線(xiàn)程
　　4.2.2 內(nèi)核級(jí)線(xiàn)程
　　4.2.3 硬件線(xiàn)程
　　4.3 單線(xiàn)程處理器
　　4.4 多線(xiàn)程技術(shù)概述
　　4.4.1 阻塞式多線(xiàn)程
　　4.4.2 交錯(cuò)式多線(xiàn)程
　　4.4.3 同時(shí)多線(xiàn)程
　　4.5 同時(shí)多線(xiàn)程技術(shù)
　　4.5.1 超級(jí)線(xiàn)程技術(shù)概述
　　4.5.2 超線(xiàn)程技術(shù)概述
　　4.6 超線(xiàn)程技術(shù)
　　4.6.1 超線(xiàn)程技術(shù)的工作原理
　　4.6.2 實(shí)現(xiàn)超線(xiàn)程的前提條件
　　4.6.3 Intel的超線(xiàn)程技術(shù)
　　4.7 同時(shí)多線(xiàn)程技術(shù)存在的挑戰(zhàn)
　　習(xí)題
　　
　　第5章 超流水、超標(biāo)量處理器
　　5.1 超級(jí)流水線(xiàn)處理器
　　5.1.1 指令執(zhí)行時(shí)序
　　5.1.2 MIPS R4000超級(jí)流水線(xiàn)處理器
　　5.1.3 超級(jí)流水線(xiàn)的弊端
　　5.2 標(biāo)量處理器
　　5.2.1 標(biāo)量流水線(xiàn)性能上限
　　5.2.2 性能損失
　　5.3 超標(biāo)量處理器
　　5.3.1 超標(biāo)量流水線(xiàn)典型結(jié)構(gòu)
　　5.3.2 指令執(zhí)行時(shí)序
　　5.3.3 超標(biāo)量技術(shù)
　　5.3.4 超標(biāo)量處理器性能
　　5.3.5 龍芯2F超標(biāo)量處理器
　　5.4 其他三種典型的超標(biāo)量處理器
　　5.4.1 MIPS R10000
　　5.4.2 Alpha 21164
　　5.4.3 AMD K5
　　習(xí)題
　　
　　第6章 超長(zhǎng)指令字處理器
　　6.1 概述
　　6.1.1 引言
　　6.1.2 基本概念
　　6.1.3 傳統(tǒng)方法的不足
　　6.2 精確中斷技術(shù)
　　6.2.1 概述
　　6.2.2 RP緩沖機(jī)制
　　6.2.3 RRP緩沖機(jī)制
　　6.3 RFCC-VLIW結(jié)構(gòu)
　　6.3.1 概述
　　6.3.2 寄存器堆結(jié)構(gòu)
　　6.3.3 代價(jià)分析
　　6.3.4 性能分析
　　6.3.5 THUASDSP2004處理器
　　6.4 MOSI體系結(jié)構(gòu)
　　6.4.1 概述
　　6.4.2 MOSI微體系結(jié)構(gòu)
　　6.4.3 性能分析
　　6.5 基于VLIW的多核處理器
　　6.5.1 華威處理器
　　6.5.2 安騰處理器
　　習(xí)題
　　
　　第7章 片上多核處理器
　　7.1 片上多核體系結(jié)構(gòu)概述
　　7.1.1 片上多核體系結(jié)構(gòu)簡(jiǎn)介
　　7.1.2 多核體系結(jié)構(gòu)和超線(xiàn)程技術(shù)的區(qū)別
　　7.1.3 多核多線(xiàn)程體系結(jié)構(gòu)
　　7.2 芯片組對(duì)多核的支持
　　7.2.1 EFI概述
　　7.2.2 EFI對(duì)多核處理器的初始化
　　7.2.3 EFI對(duì)多核操作系統(tǒng)的支持
　　7.3 操作系統(tǒng)對(duì)多核的支持
　　7.4 典型片上多核架構(gòu)
　　7.4.1 異構(gòu)多核處理器
　　7.4.2 同構(gòu)多核處理器
　　習(xí)題
　　參考文獻(xiàn)