數(shù)字系統(tǒng)設(shè)計(jì)快速入門

第1章 電子電路簡(jiǎn)介
1.1 概述
1.2 背景知識(shí)
1.2.1 電氣與電子電路
1.2.2 實(shí)際電路和模型電路
1.3 數(shù)字電路0和1
1.4 電子元件
1.4.1 電阻
1.4.2 電容
1.4.3 輸入類元件（按鈕和開關(guān)）
1.4.4 輸出類器件（LED）
1.4.5 連接器件
1.4.6 印制電路板（PCB）
1.4.7 集成電路（芯片）
1.5 邏輯電路
1.5.1 三極管開關(guān)
1.5.2 FET構(gòu)成的邏輯電路
1.5.3 邏輯電路圖
練習(xí)1 數(shù)字電路和Basys板
第2章 Digilent FPGA開發(fā)板介紹
2.1 概述
2.2 Digilent開發(fā)板參考資料
練習(xí)2 DigilentFPGA開發(fā)板介紹
實(shí)驗(yàn)工程2 開發(fā)板檢驗(yàn)和基本邏輯電路
附錄 用Adept對(duì)Digilent開發(fā)板進(jìn)行編程
第3章 邏輯電路結(jié)構(gòu)與CADT具簡(jiǎn)介
3.1 概述
3.2 邏輯電路基本結(jié)構(gòu)簡(jiǎn)介
3.2.1 原理圖及其原型
3.2.2 組合電路結(jié)構(gòu)
3.2.3 SOP與POS電路
3.2.4 異或運(yùn)算
3.3 CAD工具簡(jiǎn)介
3.3.1 產(chǎn)品設(shè)計(jì)流程
3.3.2 電路仿真
練習(xí)3 邏輯電路結(jié)構(gòu)
實(shí)驗(yàn)工程3 電路原理圖繪制簡(jiǎn)介
附錄 Weh Pack原理圖設(shè)計(jì)入門指南
第4章 邏輯化簡(jiǎn)
4.1 概述
4.2 背景介紹
4.3 布爾代數(shù)
4.4 邏輯圖
4.5 邏輯函數(shù)的不完整表述（無關(guān)項(xiàng)）
4.6 加入變量
4.7 基于計(jì)算機(jī)的邏輯化簡(jiǎn)算法
練習(xí)4 邏輯化簡(jiǎn)
實(shí)驗(yàn)工程4 邏輯化簡(jiǎn)
第5章 VHDL語(yǔ)言介紹
5.1 概述
5.2 背景介紹
5.2.1 電路的結(jié)構(gòu)設(shè)計(jì)與行為設(shè)計(jì)比較
5.2.2 綜合與仿真
5.3.VHDL語(yǔ)言介紹
5.3.1.信號(hào)的賦值
5.3.2 使用Xilinx VHDL工具
實(shí)驗(yàn)工程5 VHDL介紹
附錄 使用Xilinx VHDL工具
第6章 組合邏輯塊
6.1 概述
6.2 背景介紹
6.2.1 信號(hào)的二進(jìn)制碼（總線）
6.2.2 多輸出電路的化簡(jiǎn)
6.3 組合電路塊
6.3.1 數(shù)據(jù)選擇器（多路選擇器）
6.3.2 譯碼器
6.3.3 數(shù)據(jù)分配器
6.3.4 七段顯示器和譯碼器
6.3.5 優(yōu)先編碼器
6.3.6 移位寄存器
練習(xí)6 組合邏輯塊
實(shí)驗(yàn)工程6 組合邏輯塊
第7章 組合算術(shù)電路
7.1 概述
7.2 背景介紹
7.2.1 位分段設(shè)計(jì)方法
7.2.2 比較器
7.2.3 加法器
7.2.4 減法器
7.2.5 負(fù)數(shù)
7.2.6 加法／減法器
7.2.7 加法器溢出
7.2.8 硬件乘法器
7.2.9 ALU電路
7.2.1 0VHDL的ALU行為描述
7.3 VHDL進(jìn)階
7.3.1 結(jié)構(gòu)設(shè)計(jì)與行為設(shè)計(jì)比較
7.3.2 VHDL中的模塊化設(shè)計(jì)
7.3.3 VHDL中的算術(shù)函數(shù)
練習(xí)7 組合算術(shù)電路
實(shí)驗(yàn)工程7 組合算術(shù)電路
第8章 信號(hào)傳輸延遲
8.1 概述
8.2 邏輯電路中的傳輸延遲
8.2.1 電路延遲與CAD工具
8.2.2 在VHDL源文件中指定電路的延遲
8.2.3 毛刺
8.2.4 使用CAD工具生成延遲
實(shí)驗(yàn)工程8 信號(hào)傳輸延遲
附錄 ISE／Web Pack仿真器后布線模式運(yùn)行
第9章 基本存儲(chǔ)電路
9.1 概述
9.2 背景介紹
9.2.1 存儲(chǔ)器電路介紹
9.2.2 基本單元
9.2.3 D鎖存器
9.2.4 D觸發(fā)器
9.2.5 存儲(chǔ)器復(fù)位信號(hào)
9.2.6 存儲(chǔ)器的其他輸人信號(hào)
9.2.7 其他類型觸發(fā)器
9.2.8 寄存器
9.2.9 其他類型存儲(chǔ)器電路
9.2.10 存儲(chǔ)電路的VHDL描述
9.2.11 VHDL中的進(jìn)程語(yǔ)句
實(shí)驗(yàn)工程9 基本存儲(chǔ)電路
第10章 時(shí)序電路的結(jié)構(gòu)化設(shè)計(jì)
10.1 概述
10.2 背景介紹
10.2.1 時(shí)序電路的特征
10.2.2 時(shí)序電路設(shè)計(jì)
10.2.3 使用狀態(tài)圖來設(shè)計(jì)時(shí)序電路
10.2.4 時(shí)序電路的結(jié)構(gòu)化設(shè)計(jì)
10.2.5 二進(jìn)制計(jì)數(shù)器
10.2.6 用VHDL描述二進(jìn)制計(jì)數(shù)器
練習(xí)10 時(shí)序電路的結(jié)構(gòu)化設(shè)計(jì)
實(shí)驗(yàn)工程10 時(shí)序電路的結(jié)構(gòu)化設(shè)計(jì)