Xilinx FPGA/CPLD設(shè)計(jì)手冊(cè)

第1章 Xilinx FPGA/CPLD簡(jiǎn)介
1.1 邏輯器件概述
1.2 FPGA簡(jiǎn)介
1.3 CPLD簡(jiǎn)介
1.4 FPGA/CPLD的特點(diǎn)
1.5 CPLD與FPGA的區(qū)別
1.6 Xilinx簡(jiǎn)介
1.6.1 Xilinx公司概述
1.6.2 Xilinx FPGA/CPLD器件
1.7 Xilinx FPGA/CPLD的基本結(jié)構(gòu)
1.7.1 Xilinx CPLD的基本結(jié)構(gòu)
1.7.2 Xilinx FPGA的基本結(jié)構(gòu)
1.8 小結(jié)
第2章 ISE系統(tǒng)簡(jiǎn)介
2.1 ISE系列產(chǎn)品的特點(diǎn)
2.1.1 ISE特點(diǎn)綜述
2.1.2 ISE 10.x新增特性
2.2 ISE 10.x支持的器件
2.3 ISE的軟件系列
2.4 ISE的系統(tǒng)配置和安裝
2.4.1 推薦的系統(tǒng)配置
2.4.2 ISE的安裝
2.5 ISE設(shè)計(jì)流程實(shí)例：32位加/減法器設(shè)計(jì)
2.5.1 ISE 10.x集成開發(fā)環(huán)境界面
2.5.2 設(shè)計(jì)輸入
2.5.3 功能仿真
2.5.4 設(shè)計(jì)綜合
2.5.5 工程實(shí)現(xiàn)
2.5.6 時(shí)序仿真
2.5.7 器件配置
2.6 小結(jié)
第3章 ISE工程管理與設(shè)計(jì)輸入
3.1 ISE工程管理器——Project Navigator
3.1.1 Project Navigator簡(jiǎn)介
3.1.2 實(shí)例3-1：使用Project Navigator創(chuàng)建并管理工程
3.2 HDL語言輸入工具——HDL Editor
3.2.1 HDL Editor綜述
3.2.2 源代碼輸入助手——Language Templates
3.2.3 實(shí)例3-2：使用HDL Editor設(shè)計(jì)16位移位寄存器
3.3 狀態(tài)機(jī)輸入工具——StateCAD
3.3.1 StateCAD簡(jiǎn)介
3.3.2 實(shí)例3-3：使用StateCAD設(shè)計(jì)加法器
3.4 原理圖輸入工具——ECS
3.4.1 ECS簡(jiǎn)介
3.4.2 基于ECS的混合設(shè)計(jì)方法
3.5 IP核生成工具——CORE Generator
3.5.1 CORE Generator簡(jiǎn)介
3.5.2 實(shí)例3-4：使用CORE Generator生成Block RAM
3.6 測(cè)試激勵(lì)生成器——HDL Bencher
3.6.1 HDL Bencher簡(jiǎn)介
3.6.2 實(shí)例3-5：使用HDL Bencher生成測(cè)試激勵(lì)
3.7 設(shè)計(jì)結(jié)構(gòu)向?qū)?mdash;—Architecture Wizard
3.7.1 Architecture Wizard簡(jiǎn)介
3.7.2 實(shí)例3-6：使用Architecture Wizard生成DCM
3.8 小結(jié)
第4章 功能仿真工具
4.1 ModelSim簡(jiǎn)介
4.1.1 ModelSim的安裝
4.1.2 ModelSim的用戶界面
4.2 ModelSim仿真流程
4.2.1 啟動(dòng)ModelSim
4.2.2 編譯ModelSim仿真庫
4.2.3 編譯源代碼
4.2.4 執(zhí)行仿真
4.3 ModelSim中的調(diào)試方法
4.3.1 源文件窗口調(diào)試
4.3.2 波形窗口調(diào)試
4.3.3 列表窗口調(diào)試
4.3.4 數(shù)據(jù)流窗口調(diào)試
4.3.5 存儲(chǔ)器窗口調(diào)試
4.4 ModelSim仿真進(jìn)階
4.4.1 批處理仿真
4.4.2 WLF文件和波形比較
4.4.3 代碼覆蓋率檢測(cè)
4.4.4 SDF時(shí)序反標(biāo)
4.4.5 VCD文件應(yīng)用
4.5 后仿真實(shí)例
4.6 小結(jié)
第5章 ISE綜合工具
5.1 Synplify/Synplify Pro綜合工具
5.1.1 Synplify/Synplify Pro的功能與特點(diǎn)
5.1.2 Synplify Pro的用戶界面
5.1.3 實(shí)例5-1：Synplify Pro綜合流程
5.2 Xilinx內(nèi)嵌的綜合工具——XST
5.2.1 XST綜述
5.2.2 XST綜合屬性設(shè)置
5.2.3 實(shí)例5-2：XST綜合流程
5.3 全局時(shí)鐘和第二全局時(shí)鐘資源
5.3.1 全局時(shí)鐘資源簡(jiǎn)介
5.3.2 Xilinx全局資源的使用方法
5.3.3 第二全局時(shí)鐘資源
5.4 小結(jié)
第6章 約束設(shè)置
6.1 時(shí)序約束基礎(chǔ)
6.1.1 周期約束
6.1.2 偏移約束
6.1.3 專用約束
6.1.4 分組約束
6.2 約束編輯器——Constraints Editor
6.2.1 Constraints Editor用戶界面
6.2.2 實(shí)例：在Constraints Editor中附加約束
6.3 引腳與區(qū)域約束編輯器——Floorplan Editor
6.3.1 利用Floorplan完成引腳配置和區(qū)域約束
6.3.2 利用PACE進(jìn)行引腳分配
6.4 約束文件
6.4.1 約束文件簡(jiǎn)介
6.4.2 UCF、NCF文件的基本語法規(guī)則
6.4.3 引腳和區(qū)域約束語法
6.5 小結(jié)
第7章 設(shè)計(jì)實(shí)現(xiàn)
7.1 布局規(guī)劃器——Floorplanner
7.1.1 Floorplanner的用戶界面
7.1.2 Floorplanner的特點(diǎn)及作用
7.1.3 Floorplan設(shè)計(jì)流程
7.1.4 實(shí)例7-1：布局規(guī)劃實(shí)例
7.2 FPGA底層編輯器——FPGA Editor
7.2.1 FPGA Editor用戶界面
7.2.2 FPGA Editor的作用
7.2.3 FPGA Editor輸入/輸出文件
7.2.4 FPGA Editor設(shè)計(jì)流程
7.2.5 實(shí)例7-2：FPGA Editor設(shè)計(jì)實(shí)例
7.3 小結(jié)
第8章 輔助設(shè)計(jì)工具
8.1 時(shí)序分析器——Timing Analyzer
8.1.1 時(shí)序分析基礎(chǔ)
8.1.2 Timing Analyzer簡(jiǎn)介
8.1.3 實(shí)例8-1：時(shí)序分析器使用實(shí)例
8.2 虛擬邏輯分析儀——ChipScope Pro
8.2.1 ChipScope Pro綜述
8.2.2 ChipScope Pro核的使用
8.2.3 ChipScope Pro Analyzer使用簡(jiǎn)介
8.2.4 實(shí)例8-2：基于ChipScope Pro Core Inserter在線調(diào)試實(shí)例
8.2.5 實(shí)例8-3：基于CORE Generator的在線調(diào)試示例
8.3 功耗分析器——XPower
8.3.1 XPower綜述
8.3.2 XPower用戶界面
8.3.3 實(shí)例8-4：XPower功耗分析實(shí)例
8.4 小結(jié)
第9章 Xilinx器件配置
9.1 Xilinx器件配置簡(jiǎn)介
9.2 配置流程
9.3 Xilinx器件配置模式
9.3.1 主串模式
9.3.2 從串模式
9.3.3 字節(jié)寬度外部接口并行配置(BPI)模式
9.3.4 JTAG模式
9.4 Xilinx器件配置下載電纜
9.5 程序下載器——iMPACT
9.5.1 iMPACT綜述
9.5.2 iMPACT用戶界面
9.5.3 iMPACT程序下載實(shí)例
9.6 小結(jié)
第10章 FPGA系統(tǒng)設(shè)計(jì)原則和技巧
10.1 時(shí)鐘管理模塊使用技巧
10.1.1 DCM模塊
10.1.2 實(shí)例：DCM設(shè)計(jì)實(shí)例
10.2 FPGA系統(tǒng)設(shè)計(jì)的基本原則
10.2.1 面積與速度的平衡互換原則
10.2.2 硬件可實(shí)現(xiàn)原則
10.2.3 同步設(shè)計(jì)原則
10.3 FPGA系統(tǒng)設(shè)計(jì)的常用技巧
10.3.1 乒乓操作技巧
10.3.2 串并/并串轉(zhuǎn)換技巧
10.3.3 硬件流水線設(shè)計(jì)技巧
10.4 小結(jié)
第11章 綜合實(shí)例1——FIFO設(shè)計(jì)
11.1 FIFO的基本原理
11.2 FIFO的空/滿檢測(cè)
11.3 Gray碼
11.4 異步FIFO代碼設(shè)計(jì)
11.5 異步FIFO代碼仿真驗(yàn)證
11.6 異步FIFO代碼綜合
11.7 異步FIFO設(shè)計(jì)實(shí)現(xiàn)
11.8 小結(jié)
第12章 綜合實(shí)例2——SPI總線設(shè)計(jì)
12.1 SPI總線概述
12.2 SPI總線源代碼設(shè)計(jì)
12.3 SPI設(shè)計(jì)綜合
12.4 SPI設(shè)計(jì)的FPGA實(shí)現(xiàn)
12.5 小結(jié)
第13章 綜合實(shí)例3——NAND Flash控制器設(shè)計(jì)
13.1 NAND Flash簡(jiǎn)介
13.2 NAND Flash的結(jié)構(gòu)和基本操作
13.3 NAND Flash控制器結(jié)構(gòu)
13.4 ECC模塊設(shè)計(jì)
13.5 生成雙端口RAM
13.6 NAND Flash控制器代碼設(shè)計(jì)
13.7 NAND Flash控制器代碼仿真
13.8 NAND Flash控制器代碼綜合
13.9 NAND Flash控制器代碼實(shí)現(xiàn)
13.1 小結(jié)
第14章 綜合實(shí)例4——CRC校驗(yàn)器設(shè)計(jì)
14.1 CRC校驗(yàn)原理
14.2 CRC校驗(yàn)器的結(jié)構(gòu)
14.3 CRC校驗(yàn)器源代碼設(shè)計(jì)
14.4 CRC校驗(yàn)器代碼綜合及仿真驗(yàn)證
14.5 CRC校驗(yàn)器的FPGA實(shí)現(xiàn)
14.6 小結(jié)
附錄 IC和FPGA專業(yè)術(shù)語中/英文對(duì)照