EDA技術(shù)及應(yīng)用實(shí)踐（第二版）

第1章 EDA技術(shù)概述
1.1 EDA技術(shù)的起源
1.2 EDA技術(shù)的涵義
1.3 EDA技術(shù)的主要內(nèi)容
1.3.1 大規(guī)模可編程邏輯器件
1.3.2 硬件描述語(yǔ)言
1.3.3 軟件開發(fā)工具
1.3.4 實(shí)驗(yàn)開發(fā)系統(tǒng)
1.4 EDA的工程設(shè)計(jì)流程
1.4.1 FPGA/CPLD的工程設(shè)計(jì)流程
1.4.2 ASlC工程設(shè)計(jì)流程
1.5 EDA技術(shù)的應(yīng)用形式
1.6 EDA技術(shù)的應(yīng)用展望
思考題
第2章 大規(guī)?？删幊踢壿嬈骷?br /> 2.1 可編程邏輯器件概述
2.1.1 PLD的發(fā)展進(jìn)程
2.1.2 PLD的種類及分類方琺
2.1.3 常用CPLD/FPGA簡(jiǎn)介
2.1.4 常用CPLD/FPGA標(biāo)識(shí)的含義
2.2 CPLD租FPGA的基本結(jié)構(gòu)
2.2.1 CPLD的基本結(jié)構(gòu)
2.2.2 FPGA的基本結(jié)構(gòu)
2.3 FPGA/CPLD的i貝0試技術(shù)
2.3.1 內(nèi)部邏輯測(cè)試
2.3.2 JTAG邊界測(cè)試技術(shù)
2.4 CPLD和FPGA的編程與配置
2.4.1 CPLD和FPGA的下載接口
2.4.2 CPLD器件的編程電路
2.4.3 FPGA器件的配置電路
2.5 FPGA和CPLD的開發(fā)應(yīng)用選擇
2.5.1 開發(fā)應(yīng)用選擇方法
2.5.2 三大廠家產(chǎn)品選擇
2.6 FPGA開發(fā)板應(yīng)用系統(tǒng)實(shí)例
思考題
第3章 VHDL編程基礎(chǔ)
3.1 概述
3.1.1 VHDL程序設(shè)計(jì)優(yōu)點(diǎn)
3.1.2 VHDL程序設(shè)計(jì)約定
3.2 VHDL程序基本結(jié)構(gòu)
3.2.1 VHDL程序設(shè)計(jì)舉例
3.2.2 VHDL程序的基本結(jié)構(gòu)
3.2.3 實(shí)體
3.2.4 結(jié)構(gòu)體
3.3 VHDL語(yǔ)言要素
3.3.1 VHDL文字規(guī)則
3.3.2 VHDL數(shù)據(jù)對(duì)象
3.3.3 VHDL數(shù)據(jù)類型
3.3.4 VHDL操作符
3.4 VHDL順序語(yǔ)句
3.4.1 賦值語(yǔ)句
3.4.2 轉(zhuǎn)向控制語(yǔ)句
3.4.3 WAIT語(yǔ)句
3.4.4 子程序調(diào)用語(yǔ)句
3.4.5 返回語(yǔ)句
3.4.6 空操作語(yǔ)句
3.4.7 其他語(yǔ)句和說(shuō)明
3.5 VHDL并行語(yǔ)句
3.5.1 進(jìn)程語(yǔ)句
3.5.2 塊語(yǔ)句
3.5.3 并行信號(hào)賦值語(yǔ)句
3.5.4 并行過(guò)程調(diào)用語(yǔ)句
3.5.5 元件例化語(yǔ)句
3.5.6 生成語(yǔ)句
3.6 子程序
3.6.1 函數(shù)
3.6.2 重載函數(shù)
3.6.3 過(guò)程
3.6.4 重載過(guò)程
3.7 庫(kù)、程序包及其他
3.7.1 庫(kù)
3.7.2 程序包
3.7.3 配置
3.8 VHDL描述風(fēng)格
3.8.1 行為描述
3.8.2 數(shù)據(jù)流描述
3.8.3 結(jié)構(gòu)描述
思考題
第4章 常用EDA工具軟件的使用
4.1 Altera MAX+plusⅡ的使用
4.1.1 MAX+plusⅡ的安裝步驟
4.1.2 MAX+plusⅡ的基本使用
4.1.3 LPM兆功能塊的使用
4.2 Altera QuartusⅡ的使用
4.2.1 QuartusⅡ的安裝步驟
4.2.2 QuartusⅡ的使用步驟
4.2.3 QuartusⅡ的基本使用
4.2.4 QuartusⅡ的SOPC開發(fā)
4.3 Xilinx ISE Series的使用
4.3.1 ISE Series的安裝步驟
4.3.2 ISE Series的基本使用
4.3.3 ISE Series的綜合使用
思考題
第5章 EDA設(shè)計(jì)方法與建模
5.1 EDA設(shè)計(jì)方法
5.1.1 分析方法
5.1.2 表示方法
5.1.3 實(shí)現(xiàn)方法
5.2 EDA設(shè)計(jì)建模
5.2.1 描述模型
5.2.2 組成模型
5.2.3 表示模型
思考題
第6章 基本單元電路的VHDL設(shè)計(jì)
6.1 計(jì)數(shù)器的設(shè)計(jì)
6.1.1 同步計(jì)數(shù)器的設(shè)計(jì)
6.1.2 異步計(jì)數(shù)器的設(shè)計(jì)
6.1.3 可逆計(jì)數(shù)器的設(shè)計(jì)
6.2 分頻電路的設(shè)計(jì)
6.2.1 啡均勻分頻電路的設(shè)計(jì)
6.2.2 均勻分頻電路的設(shè)計(jì)
6.2.3 通用分頻電路的設(shè)計(jì)
6.3 多路選擇器的設(shè)計(jì)
6.3.1 多路信號(hào)選擇器的設(shè)計(jì)
6.3.2 多路數(shù)據(jù)選擇器的設(shè)計(jì)
6.4 譯碼器的設(shè)計(jì)
6.4.1 3-8譯碼器(高電平有效)的設(shè)計(jì)
6.4.2 3-8譯碼器(低電平有效)的設(shè)計(jì)
6.5 編碼器的設(shè)計(jì)
6.5.1 一般編碼器的設(shè)計(jì)
6.5.2 優(yōu)先級(jí)編碼器的設(shè)計(jì)
6.6 寄存器的設(shè)計(jì)
6.6.1 數(shù)碼寄存器的設(shè)計(jì)
6.6.2 移位寄存器的設(shè)計(jì)
6.7 存儲(chǔ)器的設(shè)計(jì)
6.7.1 只讀存儲(chǔ)器ROM的設(shè)計(jì)
6.7.2 讀寫存儲(chǔ)器SRAM的設(shè)計(jì)
6.7.3 先入先出堆棧FIFO的設(shè)計(jì)
6.8 輸入電路的設(shè)計(jì)
6.8.1 獨(dú)立式鍵盤輸入電路的設(shè)計(jì)
6.8.2 矩陣式鍵盤輸入電路的設(shè)計(jì)
6.8.3 “虛擬式”按鍵輸入電路盼設(shè)計(jì)
6.8.4 按鍵消抖電路設(shè)計(jì)
6.9 顯示電路的設(shè)計(jì)
6.9.1 數(shù)碼管靜態(tài)顯示電路的設(shè)計(jì)
6.9.2 數(shù)碼管動(dòng)態(tài)顯示電路的設(shè)計(jì)
6.9.3 液晶顯示控制電路的設(shè)計(jì)
思考題
第7章 狀態(tài)機(jī)及其VHDL設(shè)計(jì)
7.1 一般狀態(tài)機(jī)的VHDL設(shè)計(jì)
7.2 摩爾狀態(tài)機(jī)的VHDL設(shè)計(jì)
7.3 米立狀態(tài)機(jī)的VHDL設(shè)計(jì)
思考題
第8章 EDA實(shí)驗(yàn)開發(fā)系統(tǒng)
8.1 EDA實(shí)驗(yàn)開發(fā)系統(tǒng)概述
8.1.1 EDA實(shí)驗(yàn)開發(fā)系統(tǒng)的基本組成
8.1.2 EDA實(shí)驗(yàn)開發(fā)系統(tǒng)的性能指標(biāo)
8.1.3 通用EDA實(shí)驗(yàn)開發(fā)系統(tǒng)的工作原理
8.1.4 通用實(shí)驗(yàn)開發(fā)系統(tǒng)的使用方法
8.2 常用實(shí)驗(yàn)開發(fā)系統(tǒng)的簡(jiǎn)介
8.2.1 GW48 EDA實(shí)驗(yàn)開發(fā)系統(tǒng)的特點(diǎn)
8.2.2 GW48 EDA實(shí)驗(yàn)開發(fā)系統(tǒng)實(shí)驗(yàn)電路結(jié)構(gòu)圖
8.2.3 Gw48系統(tǒng)結(jié)構(gòu)圖信號(hào)名與芯片引腳對(duì)照表
8.2.4 GW48 EDA實(shí)驗(yàn)開發(fā)系統(tǒng)使用實(shí)例
思考題
第9章 EDA技術(shù)綜合應(yīng)用設(shè)計(jì)實(shí)例
9.1 數(shù)字鬧鐘的設(shè)計(jì)
9.1.1 系統(tǒng)的設(shè)計(jì)要求
9.1.2 系統(tǒng)的總體設(shè)計(jì)
9.1.3 鬧鐘控制器的設(shè)計(jì)
9.1.4 預(yù)置寄存器的設(shè)計(jì)
9.1.5 鬧鐘寄存器的設(shè)計(jì)
9.1.6 分頻電路的設(shè)計(jì)
9.1.7 時(shí)間計(jì)數(shù)器的設(shè)計(jì)
9.1.8 顯示驅(qū)動(dòng)器的設(shè)計(jì)
9.1.9 系統(tǒng)的總裝設(shè)計(jì)
9.1.10 系統(tǒng)的硬件驗(yàn)證
9.2 直接數(shù)字頻率合成器DDS的設(shè)計(jì)
9.2.1 DDS的基本原理
9.2.2 參數(shù)確定及誤差分析
9.2.3 實(shí)現(xiàn)器件的選擇
9.2.4 DDS的FPGA實(shí)現(xiàn)設(shè)計(jì)
第10章 EDA技術(shù)實(shí)驗(yàn)
10.1 EDA技術(shù)實(shí)驗(yàn)基本要求
10.1.1 EDA技術(shù)實(shí)驗(yàn)的預(yù)習(xí)要求
10.1.2 EDA技術(shù)實(shí)驗(yàn)的基本步驟
10.1.3 EDA技術(shù)實(shí)驗(yàn)的報(bào)告要求
10.2 EDA軟件的基本操作實(shí)驗(yàn)
10.3 并行加法器的設(shè)計(jì)實(shí)驗(yàn)
10.4 數(shù)字頻率計(jì)的設(shè)計(jì)實(shí)驗(yàn)
10.5 數(shù)字秒表的設(shè)計(jì)實(shí)驗(yàn)
10.6 A/D轉(zhuǎn)換控制器的設(shè)計(jì)實(shí)驗(yàn)
10.7 交通燈信號(hào)控制器的設(shè)計(jì)實(shí)驗(yàn)
10.8 音樂發(fā)生器的設(shè)計(jì)實(shí)驗(yàn)
10.9 VGA彩條信號(hào)發(fā)生器實(shí)驗(yàn)
附錄1 常用FPGA/CPLD管腳圖
附錄2 利用WWW進(jìn)行EDA資源的檢索
參考文獻(xiàn)