計算機原理與設(shè)計（Verilog HDL版）

第1章 計算機基礎(chǔ)知識及性能評價 1.1 計算機系統(tǒng)概述 1.1.1 計算機系統(tǒng)的組成 1.1.2 計算機發(fā)展簡史 1.1.3 計算機指令結(jié)構(gòu) 1.1.4 CISC和RISC 1.1.5 一些基本單位的意義 1.2 計算機的基本結(jié)構(gòu) 1.2.I RISC CPU的基本結(jié)構(gòu) 1.2.2 多線程CPU和多核CPU 1.2.3 存儲層次和虛擬存儲器管理 1.2.4 I/O接口和總線 1.3 如何提高計算機的性能 1.3.1 計算機性能和性能評價 1.3.2 蹤跡驅(qū)動模擬和執(zhí)行驅(qū)動模擬 1.3.3 高性能計算機和互聯(lián)網(wǎng)絡(luò) 1.4 硬件描述語言 1.5 習題第2章 邏輯電路及Verilog HDL簡介 2.1 基本邏輯門和常用邏輯門 2.2 用Verilog HDL實現(xiàn)基本的邏輯操作 2.3 邏輯門的CMOS晶體管實現(xiàn)以及晶體管級的Verilog HDL 2.3.1 CMOS反向器 2.3.2 CMOS與非門和或非門 2.4 四種風格的Verilog HDL描述 2.4.1 晶體管開關(guān)級的Verilog HDL 2.4.2 邏輯門級的Verilog HDL 2.4.3 數(shù)據(jù)流風格的Verilog HDL 2.4.4 功能描述風格的Verilog HDL 2.5 常用的組合電路及其設(shè)計 2.5.1 多路選擇器設(shè)計 2.5.2 譯碼器設(shè)計 2.5.3 32位移位器設(shè)計 2.6 時序電路的設(shè)計方法 2.6.1 D鎖存器 2.6.2 D觸發(fā)器 2.6.3 狀態(tài)轉(zhuǎn)移圖及時序電路設(shè)計 2.7 習題第3章 計算機算法及其Verilog HDL實現(xiàn) 3.1 二進制整數(shù) 3.1.1 無符號二進制整數(shù) 3.1.2 補碼表示的帶符號二進制整數(shù) 3.2 加減法算法及Verilog HDL實現(xiàn) 3.2.1 加法器和減法器設(shè)計 3.2.2 先行進位加法器設(shè)計 3.3 乘法算法及Verilog HDL實現(xiàn) 3.3.1 無符號數(shù)乘法器設(shè)計 3.3.2 帶符號數(shù)乘法器設(shè)計 3.3.3 無符號數(shù)Wallace樹型乘法器設(shè)計 3.3.4 帶符號數(shù)Wallace樹型乘法器設(shè)計 3.4 除法算法及Verilog HDL實現(xiàn) 3.4.1 恢復余數(shù)除法器設(shè)計 3.4.2 不恢復余數(shù)除法器設(shè)計 3.4.3 帶符號數(shù)不恢復余數(shù)除法器設(shè)計 3.4.4 Goldschmidt除法算法 3.4.5 Newton-Raphson除法算法 3.5 開方算法及Verilog HDL實現(xiàn) 3.5.1 恢復余數(shù)開方算法 3.5.2 不恢復余數(shù)開方算法 3.5.3 Goldschmidt開方算法 3.5.4 Newton-Raphson開方算法 3.6 習題第4章 指令系統(tǒng)及ALU設(shè)計 4.1 指令系統(tǒng)結(jié)構(gòu) 4.1.1 操作數(shù)類型 4.1.2 數(shù)據(jù)在存儲器中的存放方法 4.1.3 指令類型 4.1.4 指令結(jié)構(gòu) 4.1.5 尋址方式 4.2 MIPS指令格式和通用寄存器定義 ……第5章 單周期CPU及其Verilog HDL設(shè)計第6章 異常和中斷處理及其電路實現(xiàn)第7章 多周期CPU及其Verilog HDL設(shè)計第8章 流水線CPU及其Verilog HDL設(shè)計第9章 浮點算法及CPU Verilog HDL設(shè)計第10章 帶有CPU的流水線CPU及其Verilog HDL設(shè)計第11章 多線程CPU及其Verilog HDL設(shè)計第12章 存儲器和虛擬存儲器管理第13章 帶有cache及tlb和CPU的CPU設(shè)計第14章 多核CPU及其Verilog HDL設(shè)計第15章 輸入/輸出接口及設(shè)計第16章 高性能計算機及互聯(lián)網(wǎng)絡(luò)設(shè)計參考文獻圖索引表索引術(shù)語索引