FPGA技術入門與典型項目開發(fā)實例

第1章  F1GA硬件結構與系統(tǒng)設計基礎
　1.1  F1GA概述
  　1.1.1  F1GA的特點
　  1.1.2  F1GA的發(fā)展方向
  　1.1.3  F1GA的應用領域
　1.2  F1GA體系結構
  　1.2.1  F1GA的基本結構
　  1.2.2  F1GA常用開發(fā)工具介紹
  　1.2.3  F1GA的設計流程
　1.3  F1GA常用芯片與選用
  　1.2.1  F1GA的常用芯片
  　1.3.2  F1GA芯片的選用
　小結
　思考題
第2章　硬件描述語言Verilog HDL設計基礎
　2.1  了解Verilog HDL
  　2.1.1  什么是硬件描述語言
　  2.1.2  為什么選擇Verilog HDL
　2.2 Verilog HDL的模塊
  　2.2.1  端口定義
　  2.2.2  模塊的描述方式
　2.3 Verilog HDL的數(shù)據(jù)類型和運算符
  　2.3.1  數(shù)據(jù)類型
　  2.3.2  運算符
  　2.3.3  運算符的優(yōu)先級
　2.4 Verilog HDL的賦值語句和塊語句
  　2.4.1  理解阻塞與非阻塞
　  2.4.2  塊語句
　2.5 Verilog HDL的條件語句
  　2.5.1  if語句
　  2.5.2  case語句
　2.6  Verilog HDL循環(huán)語句與結構說明語句
  　2.6.1  循環(huán)語句
　  2.6.2  結構說明語句
　小結
　思考題
第3章　硬件描述語言Verilog HDL設計進階
　3.1  Verilog HDL描述方法
　3.2  使用Verilog HDL設計組合邏輯電路
  　3.2.1  assign語句實現(xiàn)組合邏輯
　  3.2.2  always語句實現(xiàn)組合邏輯電路
  　3.2.3  組合邏輯電路的例子
　3.3  使用Verilog HDL設計時序邏輯電路
  　3.3.1  always語句實現(xiàn)時序邏輯電路
　  3.3.2  時序邏輯電路的例子
　3.4  同步狀態(tài)機的原理與設計
  　3.4.1  什么是狀態(tài)機
　  3.4.2  狀態(tài)機的設計原理
  　3.4.3  典型的狀態(tài)機實例
  3.5  Verilog HDL可綜合的代碼風格
    3.5.1  可綜合代碼編寫原則
    3.5 2  F1GA設計時always語句塊使用注意事項
  3.6 Verilog HDL仿真驗證平臺
    3.6.1  Modelsim仿真工具介紹
    3.6.2  Modelsim的使用
    3.6.3  編寫測試文件
  小結
  思考題
第4章  F1GA開發(fā)軟件Quartus II的使用技巧
　4.1  Quartus簡介
　4.2  Quarus軟件的安裝
　4.3  Quartus設計流程
  　4.3.1  創(chuàng)建工程
　  4.3.2  編譯工程
  　4.3.3  管腳分配
　  4.3.4  配置工程
　4.4  SignalTa1的使用方法
　……
第5章　FPGA在控制領域的應用
第6章　FPGA在通信領域的應用
第7章　期末FPGA的SOPC設計
參考文獻