Xilinx FPGA設(shè)計權(quán)威指南

第1章 Xilinx FPGA設(shè)計流程
1.1 設(shè)計流程
1.2 設(shè)計輸入和綜合
1.2.1 層次化設(shè)計
1.2.2 原理圖輸入
1.2.3 HDL輸入和綜合
1.3 設(shè)計實現(xiàn)
1.3.1 FPGA設(shè)計實現(xiàn)
1.3.2 CPLD設(shè)計實現(xiàn)
1.4 設(shè)計驗證
1.4.1 仿真
1.4.2 靜態(tài)時序分析
1.4.3 電路驗證
1.5 IP核復(fù)用技術(shù)
1.5.1 IP核分類
1.5.2 IP核優(yōu)化
1.5.3 IP核生成
第2章 Xilinx FPGA結(jié)構(gòu)及分類
2.1 CPLD原理及結(jié)構(gòu)
2.1.1 功能塊
2.1.2 宏單元
2.1.3 快速連接矩陣
2.1.4 輸入輸出塊
2.2 FPGA原理及結(jié)構(gòu)
2.2.1 查找表結(jié)構(gòu)及功能
2.2.2 可配置邏輯塊
2.2.3 時鐘資源和時鐘管理單元
2.2.4 塊存儲器資源
2.2.5 互聯(lián)資源
2.2.6 專用的DSP模塊
2.2.7 輸入輸出塊
2.2.8 吉比特收發(fā)器
2.2.9 PCI-E模塊
2.2.10 XADC模塊
2.3 Xilinx可編程邏輯器件分類
2.3.1 Xilinx CPLD芯片介紹
2.3.2 Xilinx FPGA芯片介紹
2.3.3 Xilinx最新一代7系列
2.4 Xilinx配置存儲器
2.4.1 平臺Flash在系統(tǒng)可編程PROM
2.4.2 平臺Flash高密度存儲和配置器
第3章 HDL高級設(shè)計技術(shù)
3.1 HDL語言
3.1.1 HDL語言設(shè)計FPGA的優(yōu)勢
3.1.2 使用HDL語言設(shè)計FPGA
3.2 混合語言設(shè)計支持
3.3 層次化設(shè)計
3.3.1 層次化設(shè)計的優(yōu)缺點
3.3.2 在分層設(shè)計中使用綜合工具
3.4 選擇數(shù)據(jù)類型（只限于VHDL）
3.4.1 使用std_logic（IEEE 1164）
3.4.2 聲明端口
3.4.3 端口聲明中的數(shù)組
3.5 使用escale指令（只限于Verilog）
3.6 if和case描述比較
3.6.1 if設(shè)計描
3.6.2 case設(shè)計描述
3.6.3 避免出現(xiàn)鎖存器
3.7 邏輯結(jié)構(gòu)設(shè)計
3.7.1 邏輯結(jié)構(gòu)的分類及實現(xiàn)
3.7.2 數(shù)字信號處理中的邏輯結(jié)構(gòu)
3.8 邏輯復(fù)制和復(fù)用技術(shù)
3.8.1 邏輯復(fù)制技術(shù)
3.8.2 邏輯復(fù)用（共享）技術(shù)
3.9 并行和流水技術(shù)
……
第4章 基于HDL設(shè)計輸入
第5章 基于原理圖的設(shè)計輸入
第6章 設(shè)計綜合和行為仿真
第7章 設(shè)計實現(xiàn)和時序防真
第8章 設(shè)計下載
第9章 ＣhipScope Pro調(diào)試工具
第10章 可重配置技術(shù)
第11章 處理器系統(tǒng)可重配置實現(xiàn)
第12章 基于ISE的數(shù)字/模擬混合系統(tǒng)設(shè)計
第13章 基于雙攝像頭的HDMI視頻系統(tǒng)的實現(xiàn)
附錄Nexys3的原理圖