計(jì)算機(jī)組成與系統(tǒng)結(jié)構(gòu)

第1章 緒論
1.1 計(jì)算機(jī)的發(fā)展史
1.1 1 發(fā)展歷史
1.1.2 摩爾定律
1.2 計(jì)算機(jī)的基本組成
1.2.1 硬件系統(tǒng)
1.2.2 軟件系統(tǒng)
1.3 計(jì)算機(jī)的層次概念
1.3 1 汁算機(jī)系統(tǒng)的層次結(jié)構(gòu)
1.3.2 計(jì)算機(jī)系統(tǒng)結(jié)構(gòu)、組成與實(shí)現(xiàn)
1.4 計(jì)算機(jī)的分類及眭能描述
1.4.1 計(jì)算機(jī)的分類
1.4.2 計(jì)算機(jī)系統(tǒng)性能描述
習(xí)題
第2章 計(jì)算機(jī)系統(tǒng)中的數(shù)據(jù)表示
2.1 數(shù)據(jù)編碼
2.1.1 數(shù)值數(shù)據(jù)的編碼
2.1.2 數(shù)據(jù)的浮點(diǎn)表示
2.1.3 BCD碼
2.2 非數(shù)值數(shù)據(jù)的編碼
2.2.1 ASC，II碼
2.2.2 漢字編碼
2.3 檢錯(cuò)與糾錯(cuò)碼
2.3.1　奇偶校驗(yàn)碼
2.3.2 海明碼
2.3.3 循環(huán)冗余校驗(yàn)碼
習(xí)題
第3章 運(yùn)算方法與運(yùn)算器
3.1 定點(diǎn)數(shù)運(yùn)算
3.1 1加減運(yùn)算
3.1.2 乘法運(yùn)算
3.1.3 除法運(yùn)算
3.2 算術(shù)邏輯運(yùn)算部件
3.2.1 單元電路
3.2.2 算術(shù)邏輯單元集成芯片
3.2.3 運(yùn)算器的結(jié)構(gòu)
3.3 浮點(diǎn)運(yùn)算
3.3.1 加減運(yùn)算
3.3 2 乘除運(yùn)算
3.3 3 浮點(diǎn)運(yùn)算的實(shí)現(xiàn)
習(xí)題
第4章 存儲(chǔ)系統(tǒng)
4.1 存儲(chǔ)系統(tǒng)概述
4.1.1 存儲(chǔ)系統(tǒng)的層次結(jié)構(gòu)
1.1.2 存儲(chǔ)器的分類
4.1 3存儲(chǔ)器的性能指標(biāo)
4.2 內(nèi)部存儲(chǔ)器（主存儲(chǔ)器）
4.2.1 隨機(jī)讀寫存儲(chǔ)器RAM
4.2.2 只讀存儲(chǔ)器R（）M
4.2 3 其他存儲(chǔ)器
4.3 高速緩沖存儲(chǔ)器
4.3.1 工作原理
4.3.2 地址映射
4.3.3 替換算法
4.3.4 主存與Cache內(nèi)容的一致性問題
4.3 5 Cache性能分析
4.4 虛擬存儲(chǔ)器
4.4.1 虛擬存儲(chǔ)器的概念
4.4.2 虛擬存儲(chǔ)器的管理
4.4.3 幾點(diǎn)說明
4.5 外部存儲(chǔ)器（輔助存儲(chǔ)器）
4.5.1 磁表面存儲(chǔ)器
4.5.2 光存儲(chǔ)器
4.5.3 移動(dòng)存儲(chǔ)設(shè)備
習(xí)題
第5章 指令系統(tǒng)
5.1 指令系統(tǒng)概述
5.2 指令系統(tǒng)結(jié)構(gòu)層定義
5.2.1 存儲(chǔ)模式
5.2.2 寄存器組織
5.2.3 數(shù)據(jù)類型
5.2.4 指令
5.3 指令設(shè)計(jì)
5.3.1 指令格式
5.3.2 地址碼設(shè)計(jì)
5.3.3 操作碼設(shè)計(jì)
5.3.4 指令長(zhǎng)度設(shè)計(jì)
5.4 基本尋址方式
5.5 CIS（:與RISC
5.5.1 指令系統(tǒng)結(jié)構(gòu)的發(fā)展
5.5.2 CISC
5.5.3 RISC
5.6 典型指令系統(tǒng)
5.6.1 IntelCPU指令系統(tǒng)
5.6.2 MIPS指令系統(tǒng)
習(xí)題
第6章 中央處理器（CPU）
6.1 CPU結(jié)構(gòu)和微操作
6.1.1 CPU的功能與結(jié)構(gòu)
6.1.2 指令周期
6.1.3微操作
6.1.4 控制器的組成
6.2 硬布線控制器設(shè)計(jì)
6.3 微程序控制器設(shè)計(jì)
6.3.1 微程序控制原理
6.3.2 微指令設(shè)計(jì)
6.3.3 微程序設(shè)計(jì)
6.3.4 微程序控制器設(shè)計(jì)
6.4 微程序控制器與硬布線控制器的比較
6.5 CPU性能的測(cè)量與提高
6.5 1 CPU性能測(cè)量
6.5.2 提高CPU速度的策略
6.6 CPU中的新技術(shù)
6.6.1 多核技術(shù)
6.6 2 多線程技術(shù)
6.6.3 多核十多線程技術(shù)
6.7 典型的（CPU
6.7.1 Intel的CPU
6.7.2 Sun的CPU
6.7 3 MIPS的CPU
習(xí)題
第7章 流水線技術(shù)與指令級(jí)并行
7.1 流水線處理的概念
7.1 1流水線的一般結(jié)構(gòu)
7.1.2 流水線的類型
7.2 浮點(diǎn)運(yùn)算流水線
7.2.1 浮點(diǎn)加減運(yùn)算流水線
7.2.2 浮點(diǎn)乘除運(yùn)算流水線
7.3 指令流水線
7.3.1 基本的指令流水線
7.3.2 指令流水線策略
7.4 流水線性能度量
7.4.1 時(shí)一空?qǐng)D
7.4.2 吞吐率
7.4.3 加速比
7.4 4 效率
7.4.5 吞吐率、加速比和效率的關(guān)系
7.4.6 流水線性能分析
7.5 指令流水線的性能提高
7.5.1 流水線的基本性能問題
7.5.2 結(jié)構(gòu)相關(guān)
7.5.3 數(shù)據(jù)相關(guān)
7.5.4 控制相關(guān)
7.6 多發(fā)射處理器
7.6 超標(biāo)量處理器
7.6.2 超長(zhǎng)指令字處理器
7.6 3 多發(fā)射處理器的限制
7.7 指令級(jí)并行的概念
7.7.1 指令流水線的限制
7.7 2 突破指令流水線限制的途徑
7.7 3 指令級(jí)并行的限制
習(xí)題
第8章 總線與輸入／輸出系統(tǒng)
8.1 概述
8.2 總線
8.2.1 總線類型與結(jié)構(gòu)
8.2.2 總線的信息傳輸方式
8.2.3 總線仲裁
8.2.4 典型的總線
……
第9章 并行體系結(jié)構(gòu)
參考文獻(xiàn)