輕松成為設計高手：Verilog HDL實用精解

第1章 HDL設計方法簡介 1.1 設計方法的變遷 1.2 Verilog語言的特點 1.2.1 Verilog的由來 1.2.2 HDL與原理圖 1.2.3 Vetilog和HDL 1.2.4 Verilog和C 1.3 HDL設計與驗證流程 1.4 問題與思考第2章 Verilog語言基礎 2.1 Top-Down和Bottom-Up 2.2 從一個實例開始 2.2.1 實例 2.2.2 3種描述方法 2.3 基本詞法 2.4 模塊和端口 2.5 編譯指令 2.6 邏輯值與常量 2.6.1 邏輯值 2.6.2 常量 2.7 變量類型 2.7.1 線網(wǎng)類型 2.7.2 寄存器類型 2.7.3 變量的物理含義 2.7.4 驅(qū)動和賦值 2.8 參數(shù) 2.9 Verilog 中的并發(fā)與順序 2.10 操作數(shù)、操作符和表達式 2.10.1 操作符 2.10.2 二進制數(shù)值 2.10.3 操作數(shù) 2.11 系統(tǒng)任務和系統(tǒng)函數(shù) 2.11.1 顯示任務 2.11.2 文件輸入／輸出任務 2.11.3 其他系統(tǒng)任務和函數(shù) 2.12 小結(jié) 2.13 問題與思考第3章 描述方式和設計層次 3.1 描述方式 3.2 數(shù)據(jù)流描述 3.2.1 數(shù)據(jù)流 3.2.2 連續(xù)賦值語句 3.2.3 延 時 3.2.4 多驅(qū)動源線網(wǎng) 3.3 行為描述 3.3.1 行為描述的語句格式 3.3.2 過程賦值語句 3.3.3 語句組 3.3.4 高級編程語句 3.4 結(jié)構(gòu)化描述 3.4.1 實例化模塊的方法 3.4.2 參數(shù)化模塊 3.5 設計層次 3.5.1 系統(tǒng)級和行為級 3.5.2 RTL級 3.5.3 門級 3.5.4 晶體管級 3.5.5 混合描述 3.6 CRC計算與校驗電路實例 3.6.1 CRC10校驗，行為級 3.6.2 CRC10 機算電路，RTL級 3.7 小 結(jié) 3.8 問題與思考第4章 RTL概念與常用RTL建模 4.1 RTL和綜合的概念 4.2 RTL級的基本要素和設計步驟 4.3 常用RTL級建模 4.3.1 非阻塞賦值、阻塞賦值、連續(xù)賦值 4.3.2 寄存器電路建模 4.3.3 組合邏輯建模 4.3.4 雙向端口與三態(tài)信號建模 4.3.5 mux建模 4.3.6 存儲器建模 4.3.7 簡單的時鐘分頻電路 4.3.8 串／并轉(zhuǎn)換建模 4.3.9 同步復位和異步復位 4.3.10 用case和if...else建模 4.3.11 可綜合的Verilog語法子集 4.4 CPU讀／寫PLD寄存器接口設計實例 4.5 小結(jié) 4.6 問題與思考第5章 RTL設計與編碼指導 5.1 一般性指導原則 5.1.1 面積和速度的平衡與互換原則 5.1.2 硬件原則 5.1.3 系統(tǒng)原則 5.2 同步設計原則和多時鐘處理 5.2.1 同步設計原則 5.2.2 亞穩(wěn)態(tài) 5.2.3 異步時鐘域數(shù)據(jù)同步 5.3 代碼風格 5.3.1 Coding Style的分類 5.3.2 Coding Style的重要性 5.4 結(jié)構(gòu)層次設計和模塊劃分 5.4.1 結(jié)構(gòu)層次化編碼 5.4.2 模塊劃分的技巧 5.5 組合邏輯的注意事項 5.5.1 always組合邏輯信號敏感表 5.5.2 組合邏輯環(huán)路 5.5.3 脈沖產(chǎn)生器 5.5.4 慎用鎖存器 5.6 時鐘設計的注意事項 5.6.1 內(nèi)部邏輯產(chǎn)生的時鐘 5.6.2 Ripple Counter 5.6.3 時鐘選擇 5.6.4 門控時鐘 5.6.5 時鐘同步使能端 5.7 RTL代碼優(yōu)化技巧 5.7.1 使用Pipelining技術(shù)優(yōu)化時序 5.7.2 模塊復用與Resource Sharing 5.7.3 邏輯復制 5.7.4 香農(nóng)擴展運算 5.8 小 結(jié) 5.9 問題與思考第6章 如何寫好狀態(tài)機 6.1 狀態(tài)機的基本概念 6.1.1 狀態(tài)機是一種思想方法 6.1.2 狀態(tài)機的基本要素與分類 6.1.3 狀態(tài)機的基本描述方式 6.2 如何寫好狀態(tài)機 6.2.1 什么是好的RTL級FSM描述 6.2.2 RTL級狀態(tài)機描述常用語法 6.2.3 推薦的狀態(tài)機描述方法 6.2.4 狀態(tài)機設計的其他技巧 6.3 使用Synp1ify Pro分析FSM 6.4 小 結(jié) 6.5 問題與思考第7章 邏輯驗證與testbench編寫 7.1 概述 7.1.1 仿真和驗證 7.1.2 什么是testbench 7.2 建立testbench，仿真設計 7.2.1 編寫仿真激勵 7.2.2 搭建仿真環(huán)境 7.2.3 確認仿真結(jié)果 7.2.4 寫testbench要注意什么 7.3 CPU接口仿真實例 7.3.1 設計簡介 7.3.2 一種testbench 7.3.3 另一種testbench 7.4 結(jié)構(gòu)化tcstbench思想 7.4.1 任務和函數(shù) 7.4.2 總線模型重用 7.4.3 測試套具 7.4.4 測試用例 7.4.5 結(jié)構(gòu)化testbench 7.5 實例：結(jié)構(gòu)化testbench的編寫 7.5.1 單頂層testbench 7.5.2 多頂層testbench 7.6 擴展Verilog的高層建模能力 7.7 小 結(jié) 7.8 問題與思考第8章 Verilog語義和仿真原理 8.1 從一個問題說起 8.2 電路與仿真 8.2.1 電路是并行的 8.2.2 Verilog是并行語言 8.2.3 仿真器串行執(zhí)行，Verilog仿真語義 8.3 仿真原理 8.3.1 Verilog如何仿真 8.3.2 仿真時間 8.3.3 事件驅(qū)動 8.3.4 進程 8.3.5 調(diào)度 8.3.6 時序控制 8.3.7 進程、事件和仿真時間的關(guān)系 8.3.8 Verilog語言的不確定性 8.4 分層事件隊列與仿真參考模型 8.4.1 分層事件隊列 8.4.2 仿真參考模型 8.5 時序模型與延時 8.5.1 仿真模型 8.5.2 時序模型 8.5.3 案例分析 8.5.4 如何在Verilog語言中正確的增加延時 8.6 再談阻塞與非阻塞賦值 8.6.1 本質(zhì) 8.6.2 案例分析 8.7 如何提高代碼的仿真效率 8.8 防止仿真和綜合結(jié)果不一樣 8.9 小結(jié) 8.10 問題與思考第9章 設計與驗證語言發(fā)展趨勢 9.1 設計與驗證語言發(fā)展歷程 9.1.1 HDL作為設計和驗證語言 9.1.2 C／C++和私有的驗證語言 9.1.3 Accellera和IEEE的標準化工作 9.2 硬件設計語言發(fā)展的現(xiàn)狀和走向 9.2.1 HDL的競爭 9.2.2 一些嘗試 9.2.3 下一代的Verilog語言 9.2.4 SystemC 9.3 驗證語言發(fā)展現(xiàn)狀和走向 9.3.1 驗證方法 9.3.2 HVL標準化進程 9.3.3 HVL的新需求 9.4 總結(jié)和展望 9.5 小 結(jié) 9.6 問題與思考參考文獻