EDA技術(shù)與VHDL編程

第1章 EDA概述 （1）1.1 EDA工程簡介 （1）1.2 EDA技術(shù)的發(fā)展歷程和未來展望 （2）1.2.1 計算機輔助設(shè)計（CAD）階段 （2）1.2.2 計算機輔助工程設(shè)計（CAE）階段 （3）1.2.3 現(xiàn)代電子設(shè)計自動化（EDA）階段 （3）1.2.4 EDA技術(shù)的未來展望 （3）1.3 EDA技術(shù)的應用 （4）1.3.1 PCB設(shè)計 （5）1.3.2 ASIC設(shè)計 （6）1.3.3 CPLD/FPGA設(shè)計 （8）1.4 EDA工程的設(shè)計流程 （8）1.4.1 設(shè)計輸入 （9）1.4.2 邏輯綜合和優(yōu)化 （10）1.4.3 布局布線和適配 （11）1.4.4 工程設(shè)計的仿真 （11）1.4.5 目標器件的編程和下載 （11）1.4.6 硬件電路的后仿真驗證和測試 （12）1.5 EDA集成開發(fā)工具 （12）1.5.1 Quartus II （12）1.5.2 ISE+ModelSim （13）1.5.3 ispLEVER （14）1.5.4 其他開發(fā)工具 （15）1.6 EDA技術(shù)的學習重點和學習方法 （15）1.6.1 EDA技術(shù)的學習重點 （15）1.6.2 EDA技術(shù)的學習方法 （16）本章小結(jié) （16）思考和練習 （17）第2章 可編程邏輯器件 （19）2.1 可編程邏輯器件概述 （19）2.1.1 可編程邏輯器件的發(fā)展 （19）2.1.2 可編程邏輯器件的分類 （21）2.2 PLD內(nèi)部結(jié)構(gòu)的表示方法 （23）2.3 CPLD的基本結(jié)構(gòu)和工作原理 （24）2.3.1 CPLD的基本結(jié)構(gòu) （24）2.3.2 Lattice公司的CPLD （25）2.3.3 Altera公司的CPLD （28）2.4 FPGA的結(jié)構(gòu)和工作原理 （33）2.4.1 FPGA的基本結(jié)構(gòu) （34）2.4.2 Altera公司的FPGA （35）2.4.3 Xilinx公司的FPGA （39）2.5 FPGA的配置方式 （40）2.5.1 主動串行配置 （41）2.5.2 主動并行配置 （41）2.5.3 菊花鏈配置 （42）2.6 CPLD/FPGA的應用選型 （43）2.6.1 器件邏輯資源的選擇 （43）2.6.2 芯片速度的選擇 （43）2.6.3 器件功耗的選擇 （43）2.6.4 器件封裝的選擇 （44）2.6.5 CPLD/FPGA的選擇 （44）本章小結(jié) （44）思考和練習 （45）第3章 VHDL硬件描述語言 （47）3.1 硬件描述語言概述 （47）3.1.1 HDL硬件描述語言 （47）3.1.2 HDL語言的種類 （48）3.1.3 VHDL語言的特點 （53）3.1.4 VHDL和Verilog的比較 （54）3.1.5 VHDL的硬件環(huán)境 （54）3.2 VHDL程序的基本結(jié)構(gòu) （55）3.2.1 VHDL的設(shè)計風格 （55）3.2.2 VHDL設(shè)計簡述 （57）3.2.3 VHDL的實體說明 （61）3.2.4 VHDL的結(jié)構(gòu)體 （64）3.3 VHDL的基本詞法 （66）3.3.1 標識符 （66）3.3.2 數(shù)據(jù)對象 （68）3.3.3 數(shù)據(jù)類型 （70）3.3.4 類型轉(zhuǎn)換 （74）3.3.5 運算操作符 （75）3.4 VHDL的基本語句 （78）3.4.1 賦值語句 （79）3.4.2 IF語句 （81）3.4.3 CASE語句 （82）3.4.4 LOOP語句 （83）3.4.5 PROCESS進程語句 （84）3.4.6 COMPONENT元件例化語句 （86）3.4.7 PORT MAP端口映射語句 （88）3.5 VHDL的描述風格 （89）3.5.1 行為級描述 （89）3.5.2 數(shù)據(jù)流描述 （92）3.5.3 門級描述 （93）3.5.4 混合描述 （94）本章小結(jié) （95）思考和練習 （95）第4章 Quartus II操作指南 （102）4.1 Quartus II基本設(shè)計流程 （102）4.1.1 創(chuàng)建工程 （102）4.1.2 編譯工程 （107）4.1.3 時序仿真 （109）4.1.4 Viewer工具 （114）4.1.5 引腳鎖定和下載 （116）4.2 嵌入式邏輯分析儀SignalTap II （116）4.2.1 SignalTap II的啟動 （117）4.2.2 調(diào)入待測信號 （118）4.2.3 SignalTap II的參數(shù)設(shè)置 （118）4.2.4 SignalTap II文件的保存和編譯下載 （119）4.2.5 SignalTap II的采樣分析 （119）4.3 LPM-ROM宏模塊的使用 （119）4.3.1 LPM-ROM宏模塊的工作原理 （119）4.3.2 初始化數(shù)據(jù)文件 （120）4.3.3 定制LPM-ROM元件 （121）4.3.4 頂層文件的仿真測試 （125）本章小結(jié) （126）思考和練習 （127）第5章 VHDL基本邏輯電路設(shè)計 （129）5.1 組合邏輯電路設(shè)計 （129）5.1.1 基本門電路的設(shè)計 （129）5.1.2 三態(tài)門及總線緩沖器的設(shè)計 （131）5.1.3 優(yōu)先編碼器的設(shè)計 （134）5.1.4 譯碼器的設(shè)計 （137）5.1.5 運算器的設(shè)計 （141）5.1.6 多路選擇器的設(shè)計 （143）5.2 時序邏輯電路設(shè)計 （145）5.2.1 觸發(fā)器的設(shè)計 （145）5.2.2 寄存器的設(shè)計 （149）5.2.3 計數(shù)器的設(shè)計 （152）5.3 存儲器設(shè)計 （154）5.3.1 只讀存儲器ROM的設(shè)計 （154）5.3.2 靜態(tài)數(shù)據(jù)存儲器SRAM的設(shè)計 （156）5.3.3 先進先出堆棧FIFO的設(shè)計 （157）5.4 狀態(tài)機設(shè)計 （161）5.4.1 狀態(tài)機概述 （161）5.4.2 Moore狀態(tài)機的設(shè)計 （162）5.4.3 Mealy狀態(tài)機的設(shè)計 （165）5.4.4 容錯狀態(tài)機的設(shè)計 （167）本章小結(jié) （168）思考和練習 （168）第6章 VHDL語句進階 （173）6.1 并行語句 （173）6.1.1 塊語句（BLOCK） （173）6.1.2 生成語句（GENERATE） （176）6.1.3 報告語句（REPORT） （179）6.1.4 并行斷言語句（ASSERT） （181）6.1.5 過程調(diào)用語句（PROCEDURE） （182）6.2 順序語句 （183）6.2.1 WAIT語句 （183）6.2.2 NEXT語句 （185）6.2.3 EXIT語句 （186）6.2.4 NULL語句 （187）6.2.5 RETURN語句 （187）本章小結(jié) （188）思考和練習 （189）第7章 VHDL的屬性描述和仿真延時 （192）7.1 預定義屬性 （192）7.2 數(shù)值類屬性函數(shù) （193）7.2.1 數(shù)值類型屬性函數(shù) （193）7.2.2 數(shù)值數(shù)組屬性函數(shù) （194）7.2.3 數(shù)值塊屬性函數(shù) （194）7.3 函數(shù)屬性 （196）7.3.1 函數(shù)類型屬性 （196）7.3.2 函數(shù)數(shù)組屬性 （197）7.3.3 函數(shù)信號屬性 （199）7.4 信號（SIGNAL）屬性 （201）7.4.1 帶DELAYED（time）屬性的信號SIGNAL （201）7.4.2 帶STABLE（time）屬性的信號SIGNAL （201）7.4.3 帶QUIET（time）屬性的信號SIGNAL （202）7.4.4 帶TRANSACTION屬性的信號SIGNAL （203）7.5 數(shù)據(jù)類型的屬性函數(shù) （203）7.6 數(shù)據(jù)區(qū)間的屬性函數(shù) （204）7.7 VHDL的設(shè)計仿真 （205）7.7.1 仿真的概念 （205）7.7.2 仿真延遲 （206）7.7.3 仿真周期 （207）7.8 時間數(shù)字轉(zhuǎn)化器（TDC）的設(shè)計 （209）7.8.1 時間數(shù)字轉(zhuǎn)化器（TDC）的應用 （209）7.8.2 TDC的工作原理 （209）7.8.3 TDC的分類 （210）7.8.4 延時鏈結(jié)構(gòu)TDC在FPGA上的實現(xiàn) （213）本章小結(jié) （218）思考和練習 （218）第8章 VHDL層次化程序設(shè)計 （220）8.1 層次化程序設(shè)計方法 （220）8.2 庫和程序包 （221）8.2.1 庫 （221）8.2.2 程序包 （222）8.2.3 常用的程序包 （223）8.3 文件輸入/輸出程序包 （227）8.3.1 TEXTIO程序包語法 （227）8.3.2 TEXTIO程序包的過程函數(shù) （228）8.3.3 TEXTIO程序包的調(diào)用 （229）8.4 元件的配置 （229）8.4.1 默認連接和默認配置 （230）8.4.2 元件配置 （232）8.5 子程序 （235）8.6 重載 （235）8.6.1 函數(shù)重載 （236）8.6.2 運算符重載 （237）8.6.3 別名（替換名） （238）本章小結(jié) （238）思考和練習 （239）第9章 VH9.2.2 數(shù)字系統(tǒng)的設(shè)計流程 9.3 數(shù)字系統(tǒng)設(shè)計實例 9.3.1 7段數(shù)碼管驅(qū)動電路的設(shè)計 9.3.2 鍵盤接口的設(shè)計 9.3.3 DAC接口的設(shè)計 9.3.4 AD(：接口的設(shè)計 9.3.5 八音盒的設(shè)計 9.3.6 UAllT接口的設(shè)計 本章小結(jié) 實驗練習 第10章 VHDL在通信和DSP系統(tǒng)中的應用 10.1 通信與DSP系統(tǒng)概述 10.2 通信與DSP系統(tǒng)設(shè)計實例 10.2.1 ASK調(diào)制解調(diào)器的設(shè)計 10.2.2 快速加法器的設(shè)計 10.2.3 快速乘法器的設(shè)計 10.2.4 cORDI(：極坐標轉(zhuǎn)換器的設(shè)計 10.2.5 FIR數(shù)字濾波器的設(shè)計 10.2.6 IIR數(shù)字濾波器的設(shè)計 本章小結(jié) 實驗練習