計算機組成與系統(tǒng)結(jié)構(gòu)（第2版）

第1章 計算機系統(tǒng)概論
1.1 電子計算機的發(fā)展概況
1.1.1 計算機的產(chǎn)生
1.2 國外計算機發(fā)展簡介
1.1.3 中國計算機發(fā)展簡介
1.1.4 計算機的發(fā)展趨勢
1.2 計算機的分類、特點和技術(shù)指標(biāo)
1.2.1 計算機的分類
1.2.2 計算機的特點
1.2.3 計算機的主要技術(shù)指標(biāo)
1.3 計算機基本結(jié)構(gòu)及設(shè)計思想
1.3.1 馮·諾依曼計算機的設(shè)計思想
1.3.2 計算機的基本結(jié)構(gòu)
1.4 計算機的軟件與計算機的工作過程
1.4.1 軟件的發(fā)展演變
1.4.2 計算機的工作過程
1.5 計算機軟件與硬件的邏輯等價性
1.6 計算機系統(tǒng)結(jié)構(gòu)的基本概念
1.6.1 計算機的層次結(jié)構(gòu)
1.6.2 計算機組成與系統(tǒng)結(jié)構(gòu)的概念
1.6.3 計算機系統(tǒng)結(jié)構(gòu)中并行性的發(fā)展
1.7 計算機的應(yīng)用
習(xí)題
第2章 數(shù)據(jù)的表示方法和數(shù)據(jù)校驗
2.1 數(shù)據(jù)的表示方法及其轉(zhuǎn)換
2.1.1 數(shù)制
2.1.2 計算機為什么采用二進(jìn)制
2.1.3 不同數(shù)制問的數(shù)據(jù)轉(zhuǎn)換
2.1.4 數(shù)據(jù)符號的表示
2.1.5 十進(jìn)制數(shù)的編碼與運算
2.2 無符號數(shù)和有符號數(shù)
2.2.1 無符號數(shù)
2.2.2 有符號數(shù)及其編碼
2.3 定點數(shù)和浮點數(shù)
2.3.1 數(shù)的定點表示
2.3.2 數(shù)的浮點表示
2.3.3 IEEE754標(biāo)準(zhǔn)
2.4 非數(shù)值數(shù)據(jù)的表示方法
2.4.1 邏輯數(shù)據(jù)
2.4.2 字符的表示方法
2.4.3 漢字的表示方法
2.4.4 其他信息的表示
2.5 數(shù)據(jù)校驗
2.5.1 奇偶校驗
2.5.2 海明碼校驗
2.5.3 循環(huán)冗余校驗
習(xí)題二
第3章 運算方法及運算部件
3.1 二進(jìn)制串行加法器和十進(jìn)制加法器
3.2 定點數(shù)的運算
3.2.1 定點補碼加、減運算
3.2.2 加、減運算的溢出處理
3.3 定點數(shù)乘法運算
3.3.1 定點數(shù)的位移運算
3.3.2 原碼一位乘法和兩位乘法
3.3.3 補碼一位乘法和兩位乘法
3.3.4 陣列乘法器
3.4 定點數(shù)除法運算
3.4.1 原碼一位除法
3.4.2 原碼加減交替除法
3.4.3 補碼一位除法
3.4.4 陣列除法器
3.5 定點運算器的組成與結(jié)構(gòu)
3.5.1 二進(jìn)制并行加法器
3.5.2 多功能算術(shù)邏輯單元SN74181
3.5.3 雙極型位片式運算器AM29c101
3.5.4 定點運算器的基本結(jié)構(gòu)
3.6 浮點數(shù)的運算方法與浮點運算器
3.6.1 浮點數(shù)的加、減運算
3.6.2 浮點數(shù)的乘、除法運算
3.6.3 浮點運算器的組成
習(xí)題三
第4章 主存儲器與Cache
4.1 存儲器系統(tǒng)概述
4.1.1 存儲器系統(tǒng)的Cache-主存層次結(jié)構(gòu)
4.1.2 存儲器分類
4.1.3 主存儲器的主要性能指標(biāo)
4.2 半導(dǎo)體讀／寫存儲器
4.2.1 靜態(tài)隨機讀／寫存儲器（SRAM）
4.2.2 動態(tài)隨機讀／寫存儲器（DRAM）
4.2.3 存儲器芯片的讀／寫時序
4.2.4 DRAM的刷新
4.3 半導(dǎo)體只讀存儲器和閃速存儲器
4.3.1 固定掩膜只讀存儲器（ROM）
4.3.2 一次編程只讀存儲器（PROM）
4.3.3 可擦除可編程只讀存儲器（EPROM）
4.3.4 閃速存儲器
4.4 主存儲器的組成與設(shè)計
4.4.1 主存儲器存儲單元的分配
4.4.2 主存儲器與CPU的連接
4.4.3 主存儲器的設(shè)計
4.5 并行讀／寫存儲器
4.5.1 雙端口存儲器
4.5.2 單體多字存儲器
4.5.3 多體交叉存儲器
4.6 相聯(lián)存儲器
4.6.1 相聯(lián)存儲器的基本原理
4.6.2 相聯(lián)存儲器的基本組成
4.7 高速緩沖存儲器（Cache）
4.7.1 Cache的功能
4.7.2 cache的基本原理及結(jié)構(gòu)
4.7.3 Cache的讀／寫操作和命中率
4.7.4 地址映像
4.7.5 替換算法
4.7.6 Pentium Ⅱ的Cache組織
習(xí)題四
第5章 指令系統(tǒng)的設(shè)計
5.1 指令系統(tǒng)的作用和性能要求
5.1.1 指令系統(tǒng)的作用
5.1.2 對指令系統(tǒng)的性能要求
5.2 機器指令的設(shè)計要素
5.2.1 機器指令的組成要素
5.2.2 指令的表示和類型
5.2.3 指令集應(yīng)考慮的各種因素
5.3 指令的基本格式
5.3.1 指令的一般格式
5.3.2 操作碼的編碼技術(shù)
5.3.3 地址碼的安排
5.3.4 指令的字長
5.4 操作類型和操作數(shù)類型
5.4.1 操作類型
5.4.2 操作數(shù)類型
5.5 指令尋址方式和操作數(shù)尋址方式
5.5.1 指令尋址方式（包括順序?qū)ぶ?、跳躍尋址）
5.5.2 操作數(shù)尋址方式
5.6 CISC和RISC的指令系統(tǒng)
5.6.1 復(fù)雜指令系統(tǒng)計算機CISC
5.6.2 精簡指令系統(tǒng)計算機RISC
5.6.3 RISC和CISC的比較
習(xí)題五
第6章 中央處理器與設(shè)計
6.1 CPU的基本功能與結(jié)構(gòu)
6.1.1 CPU的基本功能
6.1.2 CPU的基本結(jié)構(gòu)
6.1.3 算術(shù)／邏輯運算器的功能
6.1.4 控制器的結(jié)構(gòu)及功能
6.1.5 寄存器與總線接口
6.2 時序與控制
6.2.1 指令周期
6.2.2 時序信號發(fā)生器
6.2.3 控制方式
6.3 硬布線控制器的組成與設(shè)計
6.3.1 基本概念
6.3.2 硬布線控制器的基本原理
6.3.3 硬布線控制器的設(shè)計步驟
6.3.4 硬布線控制器設(shè)計舉例
6.3.5 陣列邏輯控制器
6.3.6 指令執(zhí)行過程舉例
6.4 微程序控制器結(jié)構(gòu)原理
6.4.1 微程序控制的基本概念
6.4.2 微程序控制器的基本結(jié)構(gòu)
6.4.3 微程序控制的基本原理
6.4.4 微程序控制器和硬布線控制器的比較
6.5 微程序設(shè)計技術(shù)
6.5.1 微指令的編碼方式
6.5.2 微地址的形成方法
6.5.3 微指令的格式
6.S.4 微程序設(shè)計舉例
6.6 流水線式CPU
6.6.1 并行處理技術(shù)
6.6.2 流水線式CPU的結(jié)構(gòu)
6.6.3 流水線中的主要問題及解決方法
6.7 CPU舉例
6.7.1 早期Intel系列CPU簡介
6.7.2 早期Pentium系列CPU
6.7.3 RISC處理器
6.8 多核處理器
6.8.1 為什么要發(fā)展多核處理器
6.8.2 多核處理器的技術(shù)關(guān)鍵
習(xí)題六
第7章 輔存與虛擬存儲器系統(tǒng)
7.1 存儲器系統(tǒng)的層次結(jié)構(gòu)
7.1.1 局部性原理
7.1.2 多級存儲器體系結(jié)構(gòu)
7.1.3 主存-輔存層次結(jié)構(gòu)
7.1.4 三級存儲層次結(jié)構(gòu)
7.2 輔助存儲器
7.2.1 磁表面記錄原理及記錄方式
7.2.2 磁盤存儲器
7.2.3 磁帶存儲器
7.2.4 光盤存儲器
7.3 微型可移動U盤和SSD固態(tài)硬盤
7.3.1 微型司移動U盤
7.3.2 SSD固態(tài)硬盤
7.4 虛擬存儲器技術(shù)
7.4.1 虛擬存儲器的基本概念
7.4.2 虛擬存儲器的管理方式
7.4.3 虛擬存儲器的工作過程
習(xí)題七
第8章 系統(tǒng)總線及其互連結(jié)構(gòu)
8.1 計算機系統(tǒng)的互連結(jié)構(gòu)
8.2 總線的基本概念
8.2.1 總線的作用及分類
8.2.2 總線的特性與標(biāo)準(zhǔn)
8.2.3 總線的連接方式
8.2.4 總線的數(shù)據(jù)傳送方式
8.3 總線仲裁和協(xié)議
8.3.1 總線仲裁
8.3.2 總線協(xié)議
8.4 PCI總線
8.4.1 PCI總線的特點
8.4.2 PCI總線信號定義
8.4.3 PCI總線周期類型和操作
8.4.4 PCI總線仲裁器
8.5 外部通信總線
8.5.1 RS-232C串行通信總線
8.5.2 通用串行總線USB
8。6總線設(shè)計要素
習(xí)題八
第9章 輸入／輸出組成與設(shè)計
9.1 輸入／輸出系統(tǒng)概述
9.1.1 I／O接口的基本功能
9.1.2 I／O接口的基本組成
9.1.3 I／O設(shè)備的編址方式
9.1.4 I／O接口的類型
9.2 程序直接控制方式
9.2.1 無條件傳送方式
9.2.2 程序查詢方式
9.2.3 程序查詢方式的接口
9.3 程序中斷方式
9.3.1 中斷的基本概念及分類
9.3.2 中斷的請求和中斷屏蔽
9.3.3 中斷響應(yīng)和中斷處理
9.3.4 中斷判優(yōu)和多重中斷
9.3.5 程序中斷設(shè)備接口和工作原理
9.4 直接存儲器訪問（DMA）方式
9.4.1 DMA方式的基本概念
9.4.2 DMA控制器組成
9.4.3 DMA傳送過程
9.4.4 DMA傳輸方式
9.4.5 DMA控制器與系統(tǒng)的連接方式
9.5 通道控制方式和輸入／輸出處理機
9.5.1 I／O通道的基本概念
9.5.2 I／O通道的基本功能
9.5.3 I／O通道的類型
9.5.4 通道型I／O處理機（IOP）和外圍處理機
9.6 輸入／輸出（I／O）系統(tǒng)的設(shè)計
習(xí)題九
第10章 輸入／輸出（I／O）設(shè)備
10.1 概述
10.1.1 I／O設(shè)備的基本功能
10.1.2 I／O設(shè)備的特點
10.1.3 I／O設(shè)備的分類
10.1.4 I／O設(shè)備與主機的連接
10.2 輸入設(shè)備
10.2.1 鍵盤
10.2.2 鼠標(biāo)器
10.2.3 觸摸屏
10.2.4 語音與文字輸入系統(tǒng)
10.2.5 數(shù)碼相機
10.2.6 數(shù)碼攝像機
10.3 輸出設(shè)備
10.3.1 CRT顯示器
10.3.2 液晶顯示器
10.3.3 等離子顯示技術(shù)
10.3.4 打印設(shè)備
習(xí)題十
第11章 流水技術(shù)與流水處理機
11.1 指令重疊與先行控制
11.1.1 重疊方式
11.1.2 先行控制技術(shù)
11.2 流水線的時空圖與流水線的分類
11.2.1 流水線的時空圖
11.2.2 流水線分類
11.2.3 流水技術(shù)的特點
11.3 流水線的性能
11.3.1 吞吐率（throughput rate）
11.3.2 加速比（speedup ratio）
11.3.3 效率（efficiency）
11.3.4 舉例
11.4 流水線的相關(guān)處理和控制機構(gòu)
11.4.1 局部相關(guān)及處理方法
11.4.2 全局性相關(guān)及其處理
11.4.3 流水機器的中斷處理
11.4.4 非線性流水線調(diào)度
11.5 向量流水處理與向量流水處理機
11.5.1 向量的流水處理
11.5.2 向量流水處理機
11.6 指令級高度并行的超級處理機
11.6.1 超標(biāo)量處理機
11.6.z超長指令字（VLIW）處理機
11.6.3 超流水線處理機
習(xí)題十
第12章 并行處理機與多處理機
12.1 并行處理機
12.1.1 并行處理機的基本結(jié)構(gòu)
12.1.2 并行處理機的特點
12.1.3 并行處理機的算法
12.2 并行處理機的互連網(wǎng)絡(luò)與存儲分配
12.2.1 并行處理機互連網(wǎng)絡(luò)的設(shè)計目標(biāo)
12.2.2 基本的單級互連網(wǎng)絡(luò)
12.2.3 多級互連網(wǎng)絡(luò)
12.2.4 并行處理機的質(zhì)數(shù)存儲系統(tǒng)
12.3 多處理機系統(tǒng)
12.3.1 多處理機系統(tǒng)的特點和分類
12.3.2 多處理機Cache一致性問題及其解決方法
12.4 多處理機的并行算法
12.4.1 并行程序設(shè)計語言的特點
12.4.2 并行程序設(shè)計模型
12.4.3 并行程序設(shè)計算法
12.5 多處理機的操作系統(tǒng)
12.5.1 多處理機操作系統(tǒng)的復(fù)雜性和特點
12.5.2 多處理機操作系統(tǒng)的類型
12.6 多處理機實例與機群系統(tǒng)及計算模型簡介
習(xí)題十二
參考文獻(xiàn)