零點(diǎn)起步：Altera CPLD/FPGA輕松入門與開發(fā)實(shí)例

前言
第1章 可編程邏輯器件概述
1.1 EDA技術(shù)及其應(yīng)用
1.2 可編程邏輯器件的分類及原理
1.2.1 EPLD和CPLD
1.2.2 FPGA
1.2.3 FPGA與CPLD的比較
1.3 PLD的設(shè)計開發(fā)
1.3.1 PLD設(shè)計方法
1.3.2 PLD設(shè)計流程
1.4 Altera可編程邏輯器件
1.4.1 Stratix系列
1.4.2 Arria系列
1.4.3 Cyclone系列
1.4.4 MAX系列
1.5 思考與練習(xí)
第2章 VHDL基礎(chǔ)
2.1 VHDL概述
2.1.1 硬件描述語言概述
2.1.2 VHDL的特點(diǎn)及設(shè)計流程
2.2 VHDL程序基本結(jié)構(gòu)
2.2.1 實(shí)體
2.2.2 結(jié)構(gòu)體
2.2.3 配置
2.2.4 程序包
2.3 VHDL中的數(shù)據(jù)
2.3.1 標(biāo)識符
2.3.2 數(shù)據(jù)對象
2.3.3 數(shù)據(jù)類型
2.4 VHDL中的表達(dá)式
2.5 VHDL描述語句
2.5.1 順序描述語句
2.5.2 并行描述語句
2.6 思考與練習(xí)
第3章 VHDL程序設(shè)計
3.1 基本數(shù)字電路的VHDL描述
3.1.1 基本邏輯門電路
3.1.2 編碼器和譯碼器電路
3.1.3 數(shù)據(jù)選擇器
3.1.4 加法器
3.1.5 乘法器
3.1.6 觸發(fā)器電路
3.1.7 寄存器電路
3.1.8 計數(shù)器電路
3.1.9 存儲器
3.2 有限狀態(tài)機(jī)
3.2.1 有限狀態(tài)機(jī)的基本描述
3.2.2 有限狀態(tài)機(jī)狀態(tài)編碼方式
3.2.3 有限狀態(tài)機(jī)的輸出和復(fù)位
3.3 應(yīng)用實(shí)例——表決器、雙口RAM的讀取
3.4 思考與練習(xí)
第4章 Altera開發(fā)工具的使用
4.1 QuartusⅡ集成開發(fā)環(huán)境
4.1.1 概述
4.1.2 QuartusⅡ的安裝
4.1.3 QuanUsⅡ10.0圖形用戶界面
4.1.4 設(shè)計輸入
4.1.5 對設(shè)計工程進(jìn)行設(shè)置和約束
4.1.6 設(shè)計綜合
4.1.7 布局布線
4.1.8 仿真
4.1.9 時序分析
4.1.10 編程與配置
4.2 在Altera CPLD/FPGA中運(yùn)行第一個程序
4.2.1 實(shí)驗?zāi)康摹h(huán)境及實(shí)驗原理
4.2.2 實(shí)驗步驟
4.3 應(yīng)用實(shí)例——MAXⅡ內(nèi)嵌UFM模塊的使用
……
第5章 可編程邏輯設(shè)計的基本問題
第6章 典型數(shù)字信號處理算法FPGA設(shè)計
第7章 通用接口的FPGA設(shè)計
第8章 基于SOPC的嵌入式系統(tǒng)設(shè)計
第9章 SOPC硬件開發(fā)
第10章 SOPC軟件開發(fā)
第11章 基于NiosⅡ的μC/OS Ⅱ應(yīng)用
參考文獻(xiàn)