基于FPGA與Verilog的計(jì)算機(jī)組成原理實(shí)踐

定　價(jià)：￥18.00

作　者：	郭軍著
出版社：	清華大學(xué)出版社
叢編項(xiàng)：	21世紀(jì)高等學(xué)校規(guī)劃教材·計(jì)算機(jī)科學(xué)與技術(shù)
標(biāo)　簽：	計(jì)算機(jī)

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ISBN：	9787302297345	出版時(shí)間：	2012-10-01	包裝：	平裝
開(kāi)本：	16開(kāi)	頁(yè)數(shù)：	110	字?jǐn)?shù)：

內(nèi)容簡(jiǎn)介

　　《21世紀(jì)高等學(xué)校規(guī)劃教材·計(jì)算機(jī)科學(xué)與技術(shù)：基于FPGA與Verilog的計(jì)算機(jī)組成原理實(shí)踐》是計(jì)算機(jī)組成原理課程實(shí)踐教材，全書(shū)以CPU設(shè)計(jì)為核心內(nèi)容，首先從電子計(jì)算機(jī)結(jié)構(gòu)及組成人手，介紹數(shù)字系統(tǒng)設(shè)計(jì)的一般方法，進(jìn)而介紹可編程邏輯器件原理，重點(diǎn)論述FPGA的原理和應(yīng)用；然后詳細(xì)介紹Verilog硬件描述語(yǔ)言的基本語(yǔ)法和編程技術(shù)及Quartus Ⅱ開(kāi)發(fā)環(huán)境的基本使用方法；最后針對(duì)一個(gè)簡(jiǎn)單RISC結(jié)構(gòu)的CPU設(shè)計(jì)，系統(tǒng)地講解了計(jì)算機(jī)主要組成部件的設(shè)計(jì)實(shí)例和系統(tǒng)調(diào)試方法。《21世紀(jì)高等學(xué)校規(guī)劃教材·計(jì)算機(jī)科學(xué)與技術(shù)：基于FPGA與Verilog的計(jì)算機(jī)組成原理實(shí)踐》可作為普通高等院校計(jì)算機(jī)、電子與通信等專(zhuān)業(yè)本科生的計(jì)算機(jī)組成原理實(shí)踐教材，也可供從事數(shù)字系統(tǒng)設(shè)計(jì)開(kāi)發(fā)的工程技術(shù)人員參考。

作者簡(jiǎn)介

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圖書(shū)目錄

第1章緒論 1.1 電子計(jì)算機(jī)概述 1.2 數(shù)字系統(tǒng)設(shè)計(jì)方法第2章可編程邏輯器件 2.1 概述 2.1.1 可編程邏輯器件發(fā)展歷史 2.1.2 FPGA與CPLD 2.2 簡(jiǎn)單可編程邏輯器件 2.2.1 可編程只讀存儲(chǔ)器 2.2.2 可編程邏輯陣列 2.2.3 通用陣列邏輯 2.3 復(fù)雜可編程邏輯器件 2.3.1 CPLD原理 2.3.2 CPLD的邏輯實(shí)現(xiàn) 2.4 現(xiàn)場(chǎng)可編程門(mén)陣列 2.4.1 FPGA內(nèi)部結(jié)構(gòu) 2.4.2 FPGA工作原理 2.4.3 CPLD與FPGA比較 2.5 典型的FPGA芯片 2.5.1 Xilinx公司的FPGA 2.5.2 Altera公司的FPCA 2.5.3 Cyclone系列FPGA結(jié)構(gòu)原理 2.6 FPCA設(shè)計(jì)流程習(xí)題第3章 Verilog硬件描述語(yǔ)言基礎(chǔ) 3.1 概述 3.1.1 硬件描述語(yǔ)言發(fā)展歷史 3.1.2 Verilog HDL與VHDL的比較 3.1.3 Verilog語(yǔ)言和C語(yǔ)言 3.2 Verilog語(yǔ)言的基本概念 3.2.1 基本程序結(jié)構(gòu) 3.2.2 標(biāo)識(shí)符和關(guān)鍵字 3.2.3 注釋方法 3.2.4 參數(shù)聲明 3.2.5 編譯指令 3.3 數(shù)據(jù)類(lèi)型與表達(dá)式 3.3.1 邏輯值 3.3.2 常量 3.3.3 變量 3.3.4 變量的物理含義 3.4 運(yùn)算符 3.4.1 算術(shù)運(yùn)算符 3.4.2 邏輯運(yùn)算符 3.4.3 關(guān)系運(yùn)算符 3.4.4 相等運(yùn)算符 3.4.5 位運(yùn)算符 3.4.6 歸約運(yùn)算符 3.4.7 移位運(yùn)算符 3.4.8 條件運(yùn)算符 3.4.9 連接運(yùn)算符 3.5 模塊的結(jié)構(gòu)化描述 3.5.1 模塊結(jié)構(gòu) 3.5.2 結(jié)構(gòu)化描述 3.6 數(shù)據(jù)流描述 3.6.1 連續(xù)賦值語(yǔ)句 3.6.2 時(shí)延的概念 3.6.3 數(shù)據(jù)流描述實(shí)例 3.7 行為描述方式 3.7.1 語(yǔ)句塊 3.7.2 事件控制 3.7.3 過(guò)程賦值語(yǔ)句 3.7.4 編程語(yǔ)句 3.7.5 混合描述方式 3.8 任務(wù)和函數(shù) 3.8.1 任務(wù) 3.8.2 函數(shù) 3.8.3 系統(tǒng)任務(wù)和系統(tǒng)函數(shù) 3.9 仿真驗(yàn)證 3.9.1 編寫(xiě)測(cè)試程序 3.9.2 測(cè)試激勵(lì)編程 3.10 Verilog-2001新增功能習(xí)題第4章 Quartus Ⅱ集成開(kāi)發(fā)環(huán)境 4.1 概述 4.2 Quartus Ⅱ的安裝 4.2.1 計(jì)算機(jī)配置要求 4.2.2 安裝步驟 4.2.3 授權(quán)文件安裝 4.3 Quartus Ⅱ使用方法 4.3.1 Quartus Ⅱ設(shè)計(jì)流程 4.3.2 Quartus Ⅱ使用步驟習(xí)題第5章設(shè)計(jì)實(shí)例與實(shí)踐 5.1 組合邏輯電路設(shè)計(jì) 5.1.1 可綜合設(shè)計(jì) 5.1.2 加法器 5.1.3 比較器 5.1.4 多路器 5.1.5 編碼器 5.1.6 譯碼器 5.1.7 三態(tài)緩沖器 5.1.8 總線(xiàn)設(shè)計(jì) 5.2 時(shí)序邏輯電路設(shè)計(jì) 5.2.1 分頻器 5.2.2 移位寄存器 5.2.3 計(jì)數(shù)器 5.2.4 FIFO 5.2.5 有限狀態(tài)機(jī) 5.3 簡(jiǎn)單CPU設(shè)計(jì) 5.3.1 指令系統(tǒng)設(shè)計(jì) 5.3.2 體系結(jié)構(gòu)設(shè)計(jì) 5.3.3 基本組成部件設(shè)計(jì) 5.3.4 頂層模塊設(shè)計(jì) 5.3.5 仿真驗(yàn)證習(xí)題附錄A Verilog HDL的關(guān)鍵字附錄B FPGA實(shí)驗(yàn)開(kāi)發(fā)平臺(tái)簡(jiǎn)介參考文獻(xiàn)