Verilog程序設(shè)計與EDA

定　價：￥25.00

作　者：	劉靳，劉篤仁編著
出版社：	西安電子科技大學(xué)出版社
叢編項：
標(biāo)　簽：	計算機(jī)/網(wǎng)絡(luò) 行業(yè)軟件及應(yīng)用

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ISBN：	9787560629100	出版時間：	2012-09-01	包裝：	平裝
開本：	16開	頁數(shù)：	215	字?jǐn)?shù)：

內(nèi)容簡介

　　劉靳和劉篤仁編著的《Verilog程序設(shè)計與EDA》除緒論外共分9章，主要內(nèi)容包括：Verilog HDL的基本結(jié)構(gòu)與描述方式、Verilo HDL 的基本要素、VerilogHDL的基本語句、組合電路設(shè)計、時序電路設(shè)計、仿真測試程序設(shè)計、組合電路設(shè)計實例、時序電路設(shè)計實例、EDA開發(fā)軟件等。書中選用了相當(dāng)數(shù) 量的例題、實例，便于讀者聯(lián)系實際，舉一反三，學(xué)習(xí)運用?！禫erilog程序設(shè)計與EDA》可作為高等學(xué)校通信、電子工程、自動控制、工業(yè)自動化、檢測技術(shù)及電子技術(shù)應(yīng)用等相關(guān)電類專業(yè)本科和?？粕鶹erilog HDL、EDA課程的教材和教學(xué)參考書，也可作為相關(guān)工程技術(shù)人員的學(xué)習(xí)參考書。

作者簡介

暫缺《Verilog程序設(shè)計與EDA》作者簡介

圖書目錄

緒論 0.1 關(guān)于VerilogHDL 0.2 關(guān)于EDA第1章 VerilogHDL的基本結(jié)構(gòu)與描述方式 1.1 基本結(jié)構(gòu) 1.2 描述方式思考與習(xí)題第2章 VerilogHDL的基本要素 2.1 標(biāo)識符（identifier） 2.2 格式與注釋 2.3 數(shù)據(jù) 2.4 數(shù)據(jù)類型 2.5 操作符 2.6 系統(tǒng)函數(shù)和系統(tǒng)任務(wù) 2.7 編譯預(yù)處理指令思考與習(xí)題第3章 VerilogHDL的基本語句 3.1 賦值語句 3.2 塊語句 3.3 條件語句 3.4 循環(huán)語句 3.5 結(jié)構(gòu)說明語句 3.6 行為描述語句 3.7 內(nèi)置門語句 3.8 內(nèi)置開關(guān)語句 3.9 用戶定義原語UDP 3.10 force強(qiáng)迫賦值語句 3.11 specify延遲說明塊 3.12 關(guān)于verilog-2001新增的一些特性 3.13 關(guān)于Verilog-2005 思考與習(xí)題第4章組合電路設(shè)計 4.1 簡單組臺電路設(shè)計 4.2 復(fù)雜組合電路設(shè)計思考與習(xí)題第5章時序電路設(shè)計 5.1 簡單時序電路設(shè)計 5.2 復(fù)雜時序電路設(shè)計思考與習(xí)題第6章仿真測試程序設(shè)計 6.1 用VerilogHDL設(shè)計仿真測試程序 6.2 用ABEL-HDL設(shè)計仿真測試向量思考與習(xí)題第7章組合電路設(shè)計實例 7.1 編碼器 7.2 譯碼器 7.3 數(shù)據(jù)選擇器 7.4 數(shù)據(jù)分配器 7.5 數(shù)值比較器思考與習(xí)題第8章時序電路設(shè)計實例 8.1 序列檢測器 8.2 脈沖分配器 8.3 8路搶答器 8.4 數(shù)字跑表 8.5 交通燈控制系統(tǒng) 8.6 以2遞增的變模計數(shù)器 8.7 定時器的Verilog編程實現(xiàn) 8.8 ATM信元的接收及空信元的檢測系統(tǒng) 8.9 點陣漢字顯示系統(tǒng) 思考與習(xí)題第9章 EDA開發(fā)軟件 9.1 Xilinx公司的EDA開發(fā)軟件 9.2 Lattice公司的EDA開發(fā)軟件思考與習(xí)題附錄1 Verilog關(guān)鍵字附錄2 Nexys3DDigilent技術(shù)支持附錄3 Nexys3開發(fā)板參考文獻(xiàn)