Verilog程序設(shè)計(jì)與EDA

緒論  0.1  關(guān)于VerilogHDL  0.2  關(guān)于EDA第1章  VerilogHDL的基本結(jié)構(gòu)與描述方式  1.1  基本結(jié)構(gòu)  1.2  描述方式  思考與習(xí)題第2章  VerilogHDL的基本要素  2.1  標(biāo)識(shí)符（identifier）  2.2  格式與注釋  2.3  數(shù)據(jù)  2.4  數(shù)據(jù)類型  2.5  操作符  2.6  系統(tǒng)函數(shù)和系統(tǒng)任務(wù)  2.7  編譯預(yù)處理指令  思考與習(xí)題第3章  VerilogHDL的基本語(yǔ)句  3.1  賦值語(yǔ)句  3.2  塊語(yǔ)句  3.3  條件語(yǔ)句  3.4  循環(huán)語(yǔ)句  3.5  結(jié)構(gòu)說(shuō)明語(yǔ)句  3.6  行為描述語(yǔ)句  3.7  內(nèi)置門語(yǔ)句  3.8  內(nèi)置開關(guān)語(yǔ)句  3.9  用戶定義原語(yǔ)UDP  3.10  force強(qiáng)迫賦值語(yǔ)句  3.11  specify延遲說(shuō)明塊  3.12  關(guān)于verilog-2001新增的一些特性  3.13  關(guān)于Verilog-2005  思考與習(xí)題第4章  組合電路設(shè)計(jì)  4.1  簡(jiǎn)單組臺(tái)電路設(shè)計(jì)  4.2  復(fù)雜組合電路設(shè)計(jì)  思考與習(xí)題第5章  時(shí)序電路設(shè)計(jì)  5.1  簡(jiǎn)單時(shí)序電路設(shè)計(jì)  5.2  復(fù)雜時(shí)序電路設(shè)計(jì)  思考與習(xí)題第6章  仿真測(cè)試程序設(shè)計(jì)  6.1  用VerilogHDL設(shè)計(jì)仿真測(cè)試程序  6.2  用ABEL-HDL設(shè)計(jì)仿真測(cè)試向量  思考與習(xí)題第7章  組合電路設(shè)計(jì)實(shí)例  7.1  編碼器  7.2  譯碼器  7.3  數(shù)據(jù)選擇器  7.4  數(shù)據(jù)分配器  7.5  數(shù)值比較器  思考與習(xí)題第8章  時(shí)序電路設(shè)計(jì)實(shí)例  8.1  序列檢測(cè)器  8.2  脈沖分配器  8.3  8路搶答器  8.4  數(shù)字跑表  8.5  交通燈控制系統(tǒng)  8.6  以2遞增的變模計(jì)數(shù)器  8.7  定時(shí)器的Verilog編程實(shí)現(xiàn)  8.8  ATM信元的接收及空信元的檢測(cè)系統(tǒng)  8.9  點(diǎn)陣漢字顯示系統(tǒng)  思考與習(xí)題第9章  EDA開發(fā)軟件  9.1  Xilinx公司的EDA開發(fā)軟件  9.2  Lattice公司的EDA開發(fā)軟件  思考與習(xí)題附錄1  Verilog關(guān)鍵字附錄2  Nexys3DDigilent技術(shù)支持附錄3  Nexys3開發(fā)板參考文獻(xiàn)