VHDL數(shù)字電路設(shè)計教程

定　價：￥35.00

作　者：	Volnei A. Pedroni（沃爾尼 A. 佩德羅尼）
出版社：	電子工業(yè)出版社
叢編項：
標(biāo)　簽：	計算機(jī)/網(wǎng)絡(luò) 行業(yè)軟件及應(yīng)用

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ISBN：	9787121186721	出版時間：	2013-01-01	包裝：	平裝
開本：	16開	頁數(shù)：	300	字?jǐn)?shù)：

內(nèi)容簡介

　　自從VHDL在1987年成為IEEE標(biāo)準(zhǔn)之后，就因其在電路模型建立、仿真、綜合等方面的強(qiáng)大功能而被廣泛用于復(fù)雜數(shù)字邏輯電路的設(shè)計中。本書共分為三個基本組成部分，首先詳細(xì)介紹VHDL語言的背景知識、基本語法結(jié)構(gòu)和VHDL代碼的編寫方法；然后介紹VHDL電路單元庫的結(jié)構(gòu)和使用方法，以及如何將新的設(shè)計加入到現(xiàn)有的或自己新建立的單元庫中，以便于進(jìn)行代碼的分割、共享和重用；最后介紹CPLD和FPGA的發(fā)展歷史、主流廠商提供的開發(fā)環(huán)境使用方法。本書在結(jié)構(gòu)組織上有獨特之處，例如將并發(fā)描述語句、順序描述語句、數(shù)據(jù)類型與運算操作符和屬性等獨立成章，使讀者更容易清晰準(zhǔn)確地掌握這些重要內(nèi)容。本書注重設(shè)計實踐，給出了大量完整設(shè)計實例的電路圖、相關(guān)基本概念、電路工作原理以及仿真結(jié)果，從而將VHDL語法學(xué)習(xí)和如何采用它進(jìn)行電路設(shè)計有機(jī)地結(jié)合在一起。

作者簡介

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圖書目錄

目錄
第一部分電路設(shè) 計
第1章引言\t2
1.1 關(guān)于VHDL\t2
1.2 設(shè)計流程\t2
1.3 EDA工具\t3
1.4 從VHDL代碼到電路的轉(zhuǎn)化\t4
1.5 設(shè)計實例\t6
第2章 VHDL代碼結(jié)構(gòu)\t9
2.1 VHDL代碼基本單元\t9
2.2 庫聲明\t10
2.3 實體\t11
2.4 構(gòu)造體\t12
2.5 例題\t13
2.6 習(xí)題\t16
第3章數(shù)據(jù)類型\t19
3.1 預(yù)定義的數(shù)據(jù)類型\t19
3.2 用戶定義的數(shù)據(jù)類型\t22
3.3 子類型\t23
3.4 數(shù)組\t24
3.5 端口數(shù)組\t26
3.6 記錄類型\t27
3.7 有符號數(shù)和無符號數(shù)\t28
3.8 數(shù)據(jù)類型轉(zhuǎn)換\t29
3.9 小結(jié)\t30
3.10 例題\t31
3.11 習(xí)題\t35
第4章運算操作符和屬性\t37
4.1 運算操作符\t37
4.2 屬性\t40
4.3 用戶自定義屬性\t42
4.4 操作符擴(kuò)展\t43
4.5 通用屬性語句\t43
4.6 設(shè)計實例\t44
4.7 小結(jié)\t48
4.8 習(xí)題\t49
第5章并發(fā)代碼\t51
5.1 并發(fā)執(zhí)行和順序執(zhí)行\(zhòng)t51
5.2 使用運算操作符\t53
5.3 WHEN語句\t54
5.4 GENERATE語句\t63
5.5 塊語句\t65
5.6 習(xí)題\t68
第6章順序代碼\t72
6.1 進(jìn)程\t72
6.2 信號和變量\t74
6.3 IF語句\t74
6.4 WAIT語句\t78
6.5 CASE語句\t80
6.6 LOOP語句\t84
6.7 CASE語句和IF語句的比較\t91
6.8 CASE語句和WHEN語句的比較\t91
6.9 同步時序電路中的時鐘問題\t92
6.10 使用順序代碼設(shè)計組合邏輯電路\t96
6.11 習(xí)題\t98
第7章信號和變量\t103
7.1 常量\t103
7.2 信號\t103
7.3 變量\t105
7.4 信號和變量的比較\t106
7.5 寄存器的數(shù)量\t112
7.6 習(xí)題\t121
第8章狀態(tài)機(jī)\t128
8.1 引言\t128
8.2 設(shè)計風(fēng)格#1\t129
8.3 設(shè)計風(fēng)格#2\t136
8.4 狀態(tài)機(jī)編碼風(fēng)格：二進(jìn)制編碼和獨熱編碼\t149
8.5 習(xí)題\t150
第9章典型電路設(shè)計分析\t153
9.1 桶形移位寄存器\t153
9.2 有符號數(shù)比較器和無符號數(shù)比較器\t156
9.3 逐級進(jìn)位和超前進(jìn)位加法器\t159
9.4 定點除法\t162
9.5 自動售貨機(jī)控制器\t166
9.6 串行數(shù)據(jù)接收器\t171
9.7 并/串變換器\t173
9.8 一個7段顯示器的應(yīng)用例題\t175
9.9 信號發(fā)生器\t178
9.10 存儲器設(shè)計\t181
9.11 習(xí)題\t186
第二部分系統(tǒng) 設(shè) 計
第10章包集和元件\t192
10.1 概述\t192
10.2 包集\t193
10.3 元件\t195
10.4 端口映射\t201
10.5 GENERIC參數(shù)的映射\t202
10.6 習(xí)題\t208
第11章函數(shù)和過程\t209
11.1 函數(shù)\t209
11.2 函數(shù)的存放\t211
11.3 過程\t219
11.4 過程的存放\t221
11.5 函數(shù)與過程小結(jié)\t224
11.6 斷言語句\t224
11.7 習(xí)題\t224
第12章系統(tǒng)設(shè)計實例分析\t226
12.1 串-并型乘法器\t226
12.2 并行乘法器\t230
12.3 乘-累加電路\t235
12.4 數(shù)字濾波器\t238
12.5 神經(jīng)網(wǎng)絡(luò)\t243
12.6 習(xí)題\t249
附錄A 可編程邏輯器件\t251
附錄B Xilinx ISE和ModelSim使用指南\t259
附錄C Altera MaxPlus II和Advanced Synthesis Software使用指南\t267
附錄D Altera Quartus II使用指南\t277
VHDL保留字\t285
參考文獻(xiàn)\t286