基于Verilog HDL與Cadence的數(shù)字系統(tǒng)設(shè)計技術(shù)

定　價：￥29.50

作　者：	解本巨編
出版社：	清華大學(xué)出版社
叢編項：
標(biāo)　簽：	暫缺

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ISBN：	9787302314707	出版時間：	2013-05-01	包裝：	平裝
開本：	16開	頁數(shù)：	262	字數(shù)：

內(nèi)容簡介

　　《基于VerilogHDL與Cadence的數(shù)字系統(tǒng)設(shè)計技術(shù)》是以EDA技術(shù)設(shè)計為出發(fā)點，專門針對各大高校信息、自動化、計算機專業(yè)在校學(xué)生和在公司中初始學(xué)習(xí)硬件技術(shù)的開發(fā)人員而編寫的數(shù)字系統(tǒng)制版技術(shù)材料，主要目的是使讀者克服學(xué)習(xí)硬件開發(fā)技術(shù)的困難，使學(xué)習(xí)硬件技術(shù)像學(xué)習(xí)軟件技術(shù)一樣簡單?！痘赩erilogHDL與Cadence的數(shù)字系統(tǒng)設(shè)計技術(shù)》的技術(shù)開發(fā)以邏輯代數(shù)的運算、定理和化簡方法為理論指導(dǎo)，研究原理圖設(shè)計方法，引入FPGA的開發(fā)軟件QuartusⅡ9.1，在其中利用VerilogHDL設(shè)計實現(xiàn)電路常用芯片的開發(fā)，可以在不必了解芯片內(nèi)部工作原理的基礎(chǔ)上，通過程序設(shè)計者的硬件行為描述獲得芯片及引腳的相關(guān)信息。《基于VerilogHDL與Cadence的數(shù)字系統(tǒng)設(shè)計技術(shù)》選擇CadenceSPB16.3作為設(shè)計數(shù)字系統(tǒng)原理圖和電路板的軟件，用同一個數(shù)字系統(tǒng)實例說明設(shè)計原理圖和制作電路板的連續(xù)過程：原理圖→網(wǎng)絡(luò)表→焊盤、封裝、制版→導(dǎo)入網(wǎng)絡(luò)表→布局→覆銅→布線→后處理→送廠家制版?！痘赩erilogHDL與Cadence的數(shù)字系統(tǒng)設(shè)計技術(shù)》可以作為嵌入式數(shù)字系統(tǒng)開發(fā)的基礎(chǔ)技術(shù)設(shè)計指導(dǎo)書，是硬件制版技術(shù)快速入門的絕佳教材，為更多的硬件技術(shù)設(shè)計愛好者提供了廣闊的空間。

作者簡介

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圖書目錄

第1章數(shù)字系統(tǒng)設(shè)計基礎(chǔ)
1.1 邏輯代數(shù)
1.1.1 邏輯運算
1.1.2 邏輯定理與化簡
1.1.3 卡諾圖化簡
1.2 組合邏輯電路設(shè)計
1.2.1 組合邏輯電路設(shè)計方法
1.2.2 3線-8線譯碼器設(shè)計
1.2.3 8路數(shù)據(jù)選擇器設(shè)計
1.2.4 七段顯示譯碼器設(shè)計
1.3 時序邏輯電路設(shè)計
1.3.1 時序電路的描述方法
1.3.2 觸發(fā)器
1.3.3 同步時序邏輯電路設(shè)計方法
1.3.4 異步時序邏輯電路設(shè)計方法
1.3.5 十進制加法計數(shù)器設(shè)計
1.3.6 寄存器設(shè)計
1.4 基于Nios Ⅱ的FPGA技術(shù)
1.4.1 FPGA簡介和工作原理
1.4.2 Nios Ⅱ軟核處理器

第2章硬件描述語言Verilog HDL與集成開發(fā)環(huán)境
2.1 Verilog語言簡介
2.2 Verilog HDL語法規(guī)則
2.2.1 標(biāo)識符
2.2.2 命令語句格式
2.2.3 數(shù)字值集合
2.2.4 變量與數(shù)據(jù)類型
2.2.5 運算符與表達式
2.2.6 結(jié)構(gòu)語句
2.3 Verilog HDL建模
2.3.1 模塊結(jié)構(gòu)
2.3.2 時延
2.3.3 3種建模方式
2.3.4 模塊調(diào)用
2.4 編輯環(huán)境Quartus Ⅱ 9.1 與應(yīng)用
2.4.1 Quartus Ⅱ 9.1 安裝與編輯環(huán)境介紹
2.4.2 原理圖繪制
2.4.3 使用Verilog語言實現(xiàn)電路設(shè)計
2.5 Quartus Ⅱ 9.1 實現(xiàn)電路輸出仿真

第3章數(shù)字系統(tǒng)常用元件及實現(xiàn)
3.1 常用分立元件及電路
3.1.1 常用分立元件
3.1.2 電源電路的實現(xiàn)與設(shè)計
3.1.3 脈沖時序發(fā)生電路設(shè)計
3.2 組合元件的Verilog設(shè)計
3.2.1 數(shù)據(jù)通路的設(shè)計
3.2.2 運算電路的設(shè)計
3.3 時序元件的Verilog設(shè)計
3.3.1 觸發(fā)器的設(shè)計
3.3.2 計數(shù)器的設(shè)計
3.3.3 寄存器的設(shè)計

第4章基于Cadence PCB的數(shù)字系統(tǒng)原理圖設(shè)計
4.1 Cadence SPB 16.3 安裝與簡介
4.1.1 Cadence SPB 16.3 破解安裝步驟
4.1.2 Cadence SPB 16.3 簡介
4.2 創(chuàng)建平面元件
4.3 原理圖設(shè)計
4.3.1 繪制原理圖
4.3.2 原理圖后續(xù)處理

第5章 PCB電路板制作
5.1 Allegro工作環(huán)境配置
5.1.1 整體繪圖參數(shù)設(shè)置
5.1.2 顏色的設(shè)置
5.1.3 格點參數(shù)設(shè)置
5.1.4 子集（層）選項設(shè)置
5.1.5 盲孔和埋孔的設(shè)置
5.1.6 自動保存功能設(shè)置
5.2 焊盤與PCB封裝的建立
5.2.1 創(chuàng)建焊盤
5.2.2 創(chuàng)建元件封裝符號
5.2.3 100進制可逆計數(shù)器電路焊盤的設(shè)計
5.2.4 100進制可逆計數(shù)器電路封裝設(shè)計
5.3 電路板建立與設(shè)計規(guī)則的設(shè)置
5.3.1 使用電路板向?qū)Ы㈦娐钒?br /> 5.3.2 手動建立電路板
5.3.3 導(dǎo)入網(wǎng)絡(luò)表
5.4 布局
5.4.1 電路板的規(guī)劃
5.4.2 元件的手工擺放
5.4.3 元件的快速擺放
5.4.4 生成報告文件
5.4.5 手工布局100進制可逆計數(shù)電路板
5.4.6 自動布局
5.5 覆銅
5.5.1 基本概念
5.5.2 為平面層建立覆銅區(qū)域
5.5.3 平面層分割
5.5.4 覆銅的編輯操作
5.6 布線
5.6.1 布線的原則
5.6.2 手動布線
5.6.3 自動布線
5.6.4 扇出布線
5.6.5 布線優(yōu)化

第6章電路板加工前的處理工作
6.1 PCB后續(xù)處理
6.1.1 自動測試點的添加與修改
6.1.2 重命名元件序號
6.1.3 調(diào)整文字面
6.2 電路板加工前的準(zhǔn)備工作
6.2.1 設(shè)計的可裝配性檢查
6.2.2 建立絲印層
6.2.3 生成報告文件
6.2.4 建立和查看底片文件
6.2.5 向廠商提供文件
附錄A Cadence元件庫介紹
附錄B DRC檢測常見錯誤
附錄C 74系列數(shù)字集成電路型號功能表
附錄D CMOS系列數(shù)字集成電路型號功能表
參考文獻