FPGA那些事兒：Verilog HDL建模設計

定　價：￥49.00

作　者：	楊開陵，徐巧玉，王志慧等著
出版社：	北京航空航天大學出版社
叢編項：
標　簽：	單片機與嵌入式計算機與互聯(lián)網(wǎng)

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ISBN：	9787512412101	出版時間：	2013-08-01	包裝：	平裝
開本：	16開	頁數(shù)：	342	字數(shù)：

內(nèi)容簡介

　　《FPGA那些事兒：Verilog HDL建模設計》總結(jié)了使用Verilog HDL語言進行FPGA設計的方法——建模技巧，語言風趣幽默、層析清晰，力圖使讀者建立起模塊化設計的思想，簡化設計。全書共6章，第1章起到掃盲的作用；第2章介紹建模的所有基本單位、應用以及一些需要注意的問題，這是通過Verilog HDL語言來設計FPGA的基礎；第3章介紹一些典型實驗，如PS2解碼、UART串口和VGA驅(qū)動等；第4章講仿順序操作，是建模的一個重點，利用建模的優(yōu)點去彌補Verilog HDL在順序性操作的不足；第5章是模塊封裝，這可用于后期建模；第6章是系統(tǒng)建模，使建模模型有一個大體的輪廓和框架，是構(gòu)建設計的“藍圖”。建模本身的重點就是簡化設計，在最大程度上把設計的內(nèi)容直接地表達出來?！禙PGA那些事兒：Verilog HDL建模設計》適合Verilog HDL的初學者，電子相關專業(yè)的大學生以及所有對FPGA感興趣的電子工程師。

作者簡介

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圖書目錄

第1章 Verilog HDL掃盲文
1.1 兩種主流HDL語言
1.2 HDL語言的層次
1.3 RTL級和組合邏輯級
1.4 Verilog HDL語言真得那么難掌握
1.5 高級語言和Verilog HDL語言的區(qū)別
1.6 什么是Verilog HDL語言的時序
1.7 Verilog HDL的綜合語言
1.7.1 reg和wire的尷尬
1.7.2 always@（）的多樣性
1.7.3 最令人頭疼的“一”和“<一”賦值
1.7.4 要慎用的*（乘）、／（除）和%（求余）數(shù)學運算符
1.8 不要帶著偏見去學習Verilog HDL語言
1.9 單文件主義
1.10 Verilog HDL語言結(jié)構(gòu)簡介
1.11 Verilog HDL語言使用規(guī)則（方法）簡介
1.12 認識RTL級設計
1.13 過渡中，沉住氣，朋友
1.14 我眼中的FPGA和Verilog HDL
1.15 總結(jié)
第2章建?；A知識
2.1 順序操作和并行操作
2.1.1 實驗一：永遠的流水燈
2.1.2 實驗一說明和結(jié)論
2.2 并行操作的思維
2.2.1 實驗二：閃耀燈和流水燈
2.2.2 實驗二說明和結(jié)論
2.3 使用Verilog HDL語言不是“編程”是“建模”
2.4 初級建模的資源
2.4.1 實驗三：消抖模塊之一
2.4.2 實驗三說明和結(jié)論
2.4.3 實驗四：消抖模塊之二
2.4.4 實驗四說明和結(jié)論
2.5 控制模塊的尷尬
2.5.1 實驗五：SOS信號之一
2.5.2 實驗五說明和結(jié)論
2.5.3 實驗六：SOS信號之二
2.5.4 實驗六說明和結(jié)論
2.6 總結(jié)
第3章基礎建模設計實例
3.1 實驗七：數(shù)碼管電路驅(qū)動
3.1.1 實驗七設計實現(xiàn)
3.1.2 實驗七說明和結(jié)論
3.2 實驗八：PS2解碼
3.2.1 對PS2的簡單認識
3.2.2 對編碼鍵盤“鍵盤碼”的簡單認識
3.2.3 實驗八說明和結(jié)論
3.2.4 實驗八演示
3.2.5 實驗八演示說明和結(jié)論
3.3 實驗九：VGA驅(qū)動
3.3.1 實驗九之一：驅(qū)動概念
3.3.2 實驗九之二：向下兼容概念
3.3.3 實驗九之三：點陣概念
3.3.4 實驗九之四：圖層概念
3.3.5 實驗九之五：幀的概念
3.3.6 實驗九說明和結(jié)論
3.4 實驗十：串口模塊
3.4.1 實驗十之一：串口接收模塊
3.4.2 實驗十之一演示
3.4.3 實驗十之二：串口發(fā)送模塊
3.4.4 實驗十之二演示
3.4.5 實驗十說明和結(jié)論
……
第4章仿順序操作設計實例
第5章封裝（接口建模）設計實例
第6章系統(tǒng)建模設計實例
參考文獻