計(jì)算機(jī)組成原理

目　錄

第1章　計(jì)算機(jī)組成概述　1
1.1　計(jì)算機(jī)的由來　1
1.2　計(jì)算機(jī)的組成　2
1.2.1　計(jì)算機(jī)硬件　2
1.2.2　計(jì)算機(jī)軟件　4
1.3　計(jì)算機(jī)發(fā)展歷程　5
1.4　計(jì)算機(jī)的性能指標(biāo)　9
1.5　計(jì)算機(jī)的應(yīng)用　11
1.6　小結(jié)　12
習(xí)題1　13

第2章　計(jì)算機(jī)運(yùn)算方法　15
2.1　數(shù)制與編碼　15
2.1.1　數(shù)制及其轉(zhuǎn)換　15
2.1.2　BCD碼　17
2.1.3　校驗(yàn)碼　18
2.2　數(shù)據(jù)的表示方法　21
2.2.1　真值和機(jī)器數(shù)　22
2.2.2　字符與字符串　22
2.2.3　定點(diǎn)數(shù)表示法　25
2.2.4　浮點(diǎn)數(shù)表示法　29
2.3　定點(diǎn)數(shù)加減法運(yùn)算　32
2.3.1　運(yùn)算規(guī)則　32
2.3.2　運(yùn)算實(shí)例　33
2.3.3　溢出判斷　34
2.4　定點(diǎn)數(shù)乘法運(yùn)算　35
2.4.1　原碼一位乘法　35
2.4.2　原碼二位乘法　37
2.4.3　補(bǔ)碼一位乘法　38
2.4.4　補(bǔ)碼二位乘法　40
2.5　定點(diǎn)數(shù)除法運(yùn)算　41
2.5.1　原碼一位除法　41
2.5.2　補(bǔ)碼一位除法　42
2.6　浮點(diǎn)數(shù)算術(shù)運(yùn)算　44
2.6.1　浮點(diǎn)數(shù)加減運(yùn)算　44
2.6.2　浮點(diǎn)數(shù)乘除運(yùn)算　46
2.6.3　浮點(diǎn)運(yùn)算器　47
2.7　算術(shù)邏輯單元　50
2.7.1　算術(shù)邏輯單元簡(jiǎn)介　50
2.7.2　多功能算術(shù)邏輯單元　51
2.7.3　運(yùn)算器　55
2.8　小結(jié)　56
習(xí)題2　57

第3章　存儲(chǔ)器　59
3.1　存儲(chǔ)器概述　59
3.1.1　存儲(chǔ)器分類　59
3.1.2　存儲(chǔ)器主要技術(shù)指標(biāo)　61
3.1.3　存儲(chǔ)器層次結(jié)構(gòu)　61
3.2　主存儲(chǔ)器　64
3.2.1　半導(dǎo)體只讀存儲(chǔ)器　64
3.2.2　半導(dǎo)體隨機(jī)存儲(chǔ)器　66
3.2.3　靜態(tài)MOS存儲(chǔ)器　66
3.2.4　動(dòng)態(tài)MOS存儲(chǔ)器　70
3.3　主存與CPU的連接　71
3.3.1　連接的意義　71
3.3.2　主存容量的擴(kuò)展　72
3.3.3　存儲(chǔ)芯片的分配與片選　74
3.3.4　存儲(chǔ)器與CPU的連接　74
3.4　雙口RAM和多模塊存儲(chǔ)器　75
3.4.1　雙端口RAM　75
3.4.2　多模塊存儲(chǔ)器　76
3.5　高速緩沖存儲(chǔ)器　77
3.5.1　高速緩沖存儲(chǔ)器的組織與管理　78
3.5.2　地址映像與轉(zhuǎn)換　78
3.5.3　替換策略　81
3.5.4　Cache的一致性問題　83
3.5.5　Cache性能分析　83
3.5.6　相聯(lián)存儲(chǔ)器　84
3.6　虛擬存儲(chǔ)器　85
3.6.1　虛擬存儲(chǔ)器的基本概念　85
3.6.2　頁式虛擬存儲(chǔ)器　86
3.6.3　段式虛擬存儲(chǔ)器　87
3.6.4　段頁式虛擬存儲(chǔ)器　87
3.6.5　快表　87
3.7　外部存儲(chǔ)器　88
3.7.1　外部存儲(chǔ)器簡(jiǎn)介　88
3.7.2　磁盤存儲(chǔ)器　88
3.7.3　光盤存儲(chǔ)器　93
3.7.4　磁帶　94
3.7.5　其他存儲(chǔ)器　95
3.8　小結(jié)　96
習(xí)題3　96

第4章　中央處理器　99
4.1　中央處理器的結(jié)構(gòu)　100
4.2　指令周期與時(shí)序產(chǎn)生器　100
4.2.1　指令周期　100
4.2.2　時(shí)序產(chǎn)生器　101
4.3　微程序控制與設(shè)計(jì)　101
4.3.1　微程序控制簡(jiǎn)介　101
4.3.2　微指令簡(jiǎn)介　102
4.3.3　微程序控制器　102
4.3.4　微程序設(shè)計(jì)　103
4.4　硬布線邏輯控制器　104
4.4.1　硬布線邏輯控制器　104
4.4.2　硬布線邏輯設(shè)計(jì)　104
4.5　多核處理器　105
4.6　指令執(zhí)行過程與數(shù)據(jù)通路　106
4.7　指令流水線與沖突處理　107
4.8　中央處理器的新進(jìn)展　110
4.8.1　流水線處理器簡(jiǎn)介　110
4.8.2　超標(biāo)量處理器簡(jiǎn)介　110
4.8.3　奔騰處理器簡(jiǎn)介　110
4.8.4　其他發(fā)展　114
4.9　小結(jié)　114
習(xí)題4　114

第5章　指令系統(tǒng)　118
5.1　指令系統(tǒng)簡(jiǎn)介　118
5.1.1　指令系統(tǒng)的發(fā)展歷程　118
5.1.2　指令系統(tǒng)的特點(diǎn)　119
5.1.3　指令系統(tǒng)的性能指標(biāo)　119
5.2　指令格式　120
5.2.1　指令格式簡(jiǎn)介　120
5.2.2　操作碼　120
5.2.3　地址碼　120
5.2.4　指令字長(zhǎng)度與擴(kuò)展方法　122
5.2.5　典型指令格式實(shí)例　124
5.3　尋址方式　126
5.3.1　指令尋址　127
5.3.2　數(shù)據(jù)尋址　128
5.3.3　尋址實(shí)例　132
5.4　復(fù)雜指令集和精簡(jiǎn)指令集　135
5.4.1　復(fù)雜指令集簡(jiǎn)介　136
5.4.2　精簡(jiǎn)指令集簡(jiǎn)介　136
5.4.3　CISC和RISC的比較　137
5.5　小結(jié)　137
習(xí)題5　138

第6章　總線　141
6.1　總線的概述　141
6.2　總線的結(jié)構(gòu)和分類　141
6.2.1　總線的結(jié)構(gòu)　141
6.2.2　總線的分類　143
6.2.3　總線的性能指標(biāo)　144
6.3　總線通信與控制　144
6.3.1　信息的傳送方式　144
6.3.2　總線的通信　145
6.3.3　總線的控制　146
6.4　典型的總線　148
6.4.1　ISA和EISA總線　148
6.4.2　PCI和AGP總線　150
6.4.3　USB總線　152
6.4.4　其他類型的總線　152
6.5　小結(jié)　153
習(xí)題6　153

第7章　輸入與輸出系統(tǒng)　155
7.1　輸入與輸出系統(tǒng)簡(jiǎn)介　155
7.2　程序查詢及中斷　156
7.2.1　程序查詢方式　156
7.2.2　程序中斷簡(jiǎn)介　157
7.2.3　程序中斷處理　158
7.3　存儲(chǔ)器直接存取方式　159
7.3.1　存儲(chǔ)器直接存取的基本概念　159
7.3.2　存儲(chǔ)器直接存取的特點(diǎn)　160
7.3.3　存儲(chǔ)器直接存取的工作過程　160
7.4　通道方式　161
7.4.1　通道的作用和功能　161
7.4.2　通道的類型　162
7.4.3　通道的工作過程　162
7.4.4　通道方式的發(fā)展　163
7.5　輸入與輸出設(shè)備簡(jiǎn)介　163
7.5.1　輸入設(shè)備簡(jiǎn)介　164
7.5.2　輸出設(shè)備簡(jiǎn)介　166
7.6　I/O接口　167
7.7　小結(jié)　168
習(xí)題7　169

附錄　172
期末復(fù)習(xí)題(一)　172
期末復(fù)習(xí)題(二)　173
期末復(fù)習(xí)題(三)　175
期末復(fù)習(xí)題(四)　176
期末復(fù)習(xí)題(五)　178
期末復(fù)習(xí)題(六)　179