數(shù)字電子技術(shù)

第1章 緒論
1.1 數(shù)字電路概述
1.1.1 數(shù)字信號和數(shù)字電路
1.1.2 數(shù)字電路的分類和特點(diǎn)
1.1.3 數(shù)字電子技術(shù)課程的特點(diǎn)和學(xué)習(xí)方法
1.2 半導(dǎo)體器件及其開關(guān)特性
1.2.1 半導(dǎo)體二極管的開關(guān)特性
1.2.2 半導(dǎo)體三極管的開關(guān)特性
1.2.3 半導(dǎo)體M0s管的開關(guān)特性
1.3 集成運(yùn)放及其應(yīng)用
1.3.1 集成運(yùn)放概述
1.3.2 理想集成運(yùn)放的工作特點(diǎn)
1.3.3 理想集成運(yùn)放的應(yīng)用
1.4 數(shù)的進(jìn)制和二進(jìn)制代碼
1.4.1 常用的數(shù)制與運(yùn)算
1.4.2 不同進(jìn)制數(shù)之間的相互轉(zhuǎn)換
1.4.3 二進(jìn)制代碼
本章小結(jié)
本章習(xí)題
第2章 邏輯代數(shù)和邏輯門電路
2.1 邏輯代數(shù)及其運(yùn)算
2.1.1 邏輯函數(shù)和正負(fù)邏輯
2.1.2 邏輯代數(shù)中的三種基本運(yùn)算
2.1.3 常用的復(fù)合邏輯運(yùn)算
2.2 邏輯代數(shù)的定律和規(guī)則
2.2.1 邏輯代數(shù)的基本公式
2.2.2 邏輯代數(shù)的三大規(guī)則
2.2.3 邏輯代數(shù)的若干常用公式
2.3 邏輯問題的表示方法及相互變換
2.3.1 邏輯表達(dá)式和邏輯真值表
2.3.2 邏輯圖
2.3.3 波形圖和卡諾圖
2.4 邏輯函數(shù)的化簡
2.4.1 邏輯函數(shù)化簡的意義和最簡的概念
2.4.2 邏輯函數(shù)的代數(shù)化簡法
2.4.3 不同形式邏輯函數(shù)表達(dá)式的相互轉(zhuǎn)化
2.4.4 邏輯函數(shù)的卡諾圖化簡法
2.4.5 具有無關(guān)項(xiàng)的邏輯函數(shù)及其化簡
2.5 常用邏輯門電路
2.5.1 邏輯門電路的特點(diǎn)及其類型
2.5.2 三種基本邏輯門電路
2.5.3 TTL集成邏輯門電路
2.5.4 CMOS集成邏輯門電路
2.5.5 集成邏輯門電路的性能參數(shù)及應(yīng)用
本章小結(jié)
本章習(xí)題
第3章 組合邏輯電路
3.1 組合邏輯電路及其邏輯功能
3.1.1 組合邏輯電路的特點(diǎn)及類型
3.1.2 組合邏輯電路的邏輯功能
3.2 組合邏輯電路的分析方法和設(shè)計方法
3.2.1 組合邏輯電路的分析方法
3.2.2 組合邏輯電路的設(shè)計方法
3.3 常用組合邏輯電路
3.3.1 加法器和數(shù)值比較器
3.3.2 數(shù)據(jù)選擇器和數(shù)據(jù)分配器
3.3.3 編碼器和譯碼器
3.4 集成中規(guī)模組合邏輯電路及其應(yīng)用
3.4.1 集成加法器及其應(yīng)用
3.4.2 集成數(shù)值比較器及其應(yīng)用
3.4.3 集成數(shù)據(jù)選擇器及其應(yīng)用
3.4.4 集成編碼器及其應(yīng)用
3.4.5 集成譯碼器及其應(yīng)用
3.5 組合電路的競爭冒險現(xiàn)象
3.5.1 競爭冒險的產(chǎn)生原因
3.5.2 競爭冒險的判斷和識別
3.5.3 競爭冒險的消除
本章小結(jié)
本章習(xí)題
第4章 觸發(fā)器
4.1 觸發(fā)器的特點(diǎn)及類型
4.1.1 觸發(fā)器的特點(diǎn)
4.1.2 觸發(fā)器的分類
4.2 基本RS觸發(fā)器
4.2.1 基本Rs觸發(fā)器的電路結(jié)構(gòu)和工作原理
4.2.2 基本RS觸發(fā)器的功能描述方法
4.2.3 基本RS觸發(fā)器的工作特點(diǎn)
4.2.4 集成基本Rs觸發(fā)器及其脈沖工作特性
4.3 同步時鐘觸發(fā)器
4.3.1 同步RS觸發(fā)器
4.3.2 同步D觸發(fā)器
4.3.3 同步JK觸發(fā)器
4.3.4 同步T觸發(fā)器和T’觸發(fā)器
4.3.5 同步觸發(fā)器的工作特點(diǎn)
4.3.6 集成同步觸發(fā)器及其脈沖工作特性
4.4 主從觸發(fā)器
4.4.1 主從RS觸發(fā)器
4.4.2 主從JK觸發(fā)器
4.4.3 主從觸發(fā)器的工作特點(diǎn)
4.4.4 集成主從觸發(fā)器及其脈沖工作特性
4.5 邊沿觸發(fā)器
4.5.1 維持一阻塞結(jié)構(gòu)邊沿觸發(fā)器
4.5.2 利用門延遲時間的邊沿觸發(fā)器
4.5.3 cM0s傳輸門型邊沿觸發(fā)器
4.5.4 邊沿觸發(fā)器時序圖的畫法
4.5.5 典型集成邊沿觸發(fā)器介紹
4.6 集成觸發(fā)器使用中應(yīng)注意的幾個問題
4.6.1 集成觸發(fā)器的參數(shù)
4.6.2 電路結(jié)構(gòu)和邏輯功能的關(guān)系
4.6.3 觸發(fā)器的選擇和使用
4.6.4 不同類型時鐘觸發(fā)器之間的轉(zhuǎn)換
本章小結(jié)
本章習(xí)題
第5章 時序邏輯電路
5.1 時序邏輯電路及其邏輯功能
5.1.1 時序邏輯電路的概念和特點(diǎn)
5.1.2 時序邏輯電路的分類
5.1.3 時序邏輯電路的功能描述
5.2 時序邏輯電路的分析方法
5.2.1 分析時序邏輯電路的一般步驟
5.2.2 時序邏輯電路分析舉例
5.3 計數(shù)器及其應(yīng)用
5.3.1 計數(shù)器的特點(diǎn)及類型
5.3.2 同步計數(shù)器
5.3.3 異步計數(shù)器
5.3.4 集成計數(shù)器
5.3.5 任意進(jìn)制計數(shù)器的構(gòu)成
5.3.6 集成計數(shù)器的應(yīng)用
5.4 寄存器及其應(yīng)用
5.4.1 寄存器的特點(diǎn)及類型
5.4.2 狀態(tài)寄存器
5.4.3 移位寄存器
5.4.4 集成寄存器
5.4.5 集成寄存器的應(yīng)用
5.5 時序邏輯電路的設(shè)計與競爭冒險
5.5.1 時序邏輯電路的設(shè)計
5.5.2 時序邏輯電路中的競爭冒險
本章小結(jié)
本章習(xí)題
第6章 脈沖信號的產(chǎn)生與整形
6.1 脈沖信號與脈沖電路：
6.1.1 脈沖信號及其主要參數(shù)
6.1.2 脈沖電路的特點(diǎn)與分類
6.2 555定時器
6.2.1 555定時器的分類
6.2.2 555定時器的電路結(jié)構(gòu)
6.2.3 555定時器的邏輯功能
6.2.4 555定時器的主要參數(shù)
6.3 單穩(wěn)態(tài)觸發(fā)器及其應(yīng)用
6.3.1 單穩(wěn)態(tài)觸發(fā)器的特點(diǎn)及分類
6.3.2 555定時器構(gòu)成的單穩(wěn)態(tài)觸發(fā)器
6.3.3 單穩(wěn)態(tài)觸發(fā)器的應(yīng)用
6.4 施密特觸發(fā)器及其應(yīng)用
6.4.1 施密特觸發(fā)器的特點(diǎn)及分類一
6.4.2 555定時器構(gòu)成的施密特觸發(fā)器
6.4.3 施密特觸發(fā)器的應(yīng)用
6.5 多諧振蕩器及其應(yīng)用
6.5.1 多諧振蕩器的特點(diǎn)及分類
6.5.2 555定時器構(gòu)成的多諧振蕩器
6.5.3 多諧振蕩器的應(yīng)用
6.6 555定時器綜合應(yīng)用實(shí)例
6.6.1 作為單穩(wěn)態(tài)觸發(fā)器的應(yīng)用舉例
6.6.2 作為施密特觸發(fā)器的應(yīng)用舉例
6.6.3 作為多諧振蕩器的應(yīng)用舉例
本章小結(jié)
本章習(xí)題
第7章 模數(shù)和數(shù)模轉(zhuǎn)換
7.1 模數(shù)和數(shù)模轉(zhuǎn)換概述
7.1.1 模數(shù)轉(zhuǎn)換器的特點(diǎn)及分類
7.1.2 數(shù)模轉(zhuǎn)換器的特點(diǎn)及分類
7.2 D／A轉(zhuǎn)換器（DAC）
7.2.1 D／A轉(zhuǎn)換器的基本工作原理
7.2.2 D／A轉(zhuǎn)換器的主要電路形式
7.2.3 D／A轉(zhuǎn)換器的主要技術(shù)指標(biāo)及選用
7.2.4 常用集成DAc簡介
7.3 A／D轉(zhuǎn)換器（ADC）
7.3.1 A／D轉(zhuǎn)換器的基本工作過程
7.3.2 A／D轉(zhuǎn)換器的主要電路形式
7.3.3 A／D轉(zhuǎn)換器的主要技術(shù)指標(biāo)及選用
7.3.4 集成A／D轉(zhuǎn)換電路
本章小結(jié)
本章習(xí)題
第8章 半導(dǎo)體存儲器
8.1 半導(dǎo)體存儲器概述
8.1.1 半導(dǎo)體存儲器的分類
8.1.2 半導(dǎo)體存儲器的主要技術(shù)指標(biāo)
8.2 只讀存儲器
8.2.1 掩模ROM
8.2.2 可編程只讀存儲器（PROM）
8.2.3 可擦除可編程只讀存儲器
8.2.4 只讀存儲器芯片簡介
8.3 隨機(jī)存儲器
8.3.1 隨機(jī)存儲器的基本電路結(jié)構(gòu)
8.3.2 隨機(jī)存儲器的存儲單元
8.3.3 隨機(jī)存儲器芯片簡介
8.4 存儲器容量的擴(kuò)展
8.4.1 位數(shù)的擴(kuò)展
8.4.2 字?jǐn)?shù)的擴(kuò)展
8.4.3 RAM的字位同時擴(kuò)展
8.5 存儲器的應(yīng)用
8.5.1 存儲器實(shí)現(xiàn)組合邏輯函數(shù)
8.5.2 存儲數(shù)據(jù)和程序
本章小結(jié)
本章習(xí)題
第9章 可編程邏輯器件與EDA技術(shù)
9.1 可編程邏輯器件概述
9.1.1 專用集成電路
9.1.2 可編程邏輯器件及其發(fā)展
9.1.3 可編程邏輯器件的分類
9.1.4 可編程邏輯器件的優(yōu)點(diǎn)
9.1.5 可編程邏輯器件的應(yīng)用和開發(fā)
9.2 可編程邏輯器件的基本結(jié)構(gòu)和表示方法
9.2.1 PLD的基本結(jié)構(gòu)
9.2.2 PLD的表示方法
9.3 簡單可編程邏輯器件
9.3.1 PROM與現(xiàn)場可編程邏輯陣列
9.3.2 可編程陣列邏輯器件
9.3.3 通用陣列邏輯器件
9.4 高密度可編程邏輯器件
9.4.1 可擦除的可編程邏輯器件
9.4.2 復(fù)雜的可編程邏輯器件
9.4.3 現(xiàn)場可編程門陣列
9.4.4 CPLD與FPCA的區(qū)別
9.5 流行可編程器件介紹
9.5.1 Lattice公司CPLD系列
9.5.2 xilinx公司的產(chǎn)品
9.5.3 Altera公司的FPGA和CPLD系列
9.6 EDA技術(shù)簡介
9.6.1 EDA技術(shù)及發(fā)展過程
9.6.2 EDA技術(shù)的主要內(nèi)容
9.6.3 EDA設(shè)計流程
本章小結(jié)
本章習(xí)題
附錄A 技能訓(xùn)練
附錄B 國產(chǎn)半導(dǎo)體集成電路型號命名法（GB 3430-82）
參考文獻(xiàn)