FPGA技術(shù)開(kāi)發(fā)：高級(jí)篇

第1章  第三方EDA工具
  1.1  Modelsim及其應(yīng)用——前仿真、后仿真的作用與區(qū)別
    1.1.1  仿真的意義與Modelsim軟件
    1.1.2  測(cè)試向量
    1.1.3  利用Modelsim進(jìn)行仿真
  1.2  Synplify／Synplify Pro及其應(yīng)用
    1.2.1  Synplify／Synplify Pro簡(jiǎn)介
    1.2.2  利用Synplify／Synplify Pro進(jìn)行綜合設(shè)計(jì)與約束的設(shè)定
  1.3  Debussy及其應(yīng)用
    1.3.1  Debussy簡(jiǎn)介
    1.3.2  利用Debussy進(jìn)行調(diào)試
  習(xí)題
第2章  Xilinx開(kāi)發(fā)設(shè)計(jì)軟件ISE介紹——廠商的開(kāi)發(fā)軟件
  2.1  ISE開(kāi)發(fā)軟件簡(jiǎn)介
  2.2  ISE開(kāi)發(fā)流程
    2.2.1  新建項(xiàng)目
    2.2.2  選擇器件
    2.2.3  添加源文件
    2.2.4  引腳分配
    2.2.5  項(xiàng)目執(zhí)行
    2.2.6  配置bit文件
  2.3  綜合與實(shí)現(xiàn)(Synthesize-XST and Implement Design)
    2.3.1  Synthesize-XST(Xilinx Synthesis Technology)
    2.3.2  Implement Design
  2.4  利用ISE軟件對(duì)E2pROM的配置
  習(xí)題
第3章  嵌入式邏輯分析儀的應(yīng)用——一種高級(jí)的調(diào)試手段
  3.1  嵌入式邏輯分析儀的意義
  3.2  Xilinx公司的嵌入式邏輯分析儀ChipScope Pro
    3.2.1  Chipscope Pro簡(jiǎn)介
    3.2.2  Chipscope Pro的構(gòu)成
    3.2.3  Chipscope Pro設(shè)計(jì)流程
    習(xí)題
第4章  偽指令、源語(yǔ)與約束設(shè)計(jì)——FPGA高級(jí)設(shè)計(jì)
  4.1  偽指令、源語(yǔ)與約束的意義
    4.1.1  偽指令
    4.1.2  源語(yǔ)
    4.1.3  約束
  4.2  偽指令——Xilinx 中偽指令的設(shè)計(jì)
    4.2.1  Xilinx中的編譯偽指令
    4.2.2  Xilinx扣的綜合偽指令
  4.3  源語(yǔ)——Xilinx中源語(yǔ)的設(shè)計(jì)
    4.3.1  Xilinx中的源語(yǔ)
    4.3.2  源語(yǔ)設(shè)計(jì)實(shí)例
  4.4  約束——Xilinx和約束的設(shè)計(jì)
    4.4.1  Xilinx戶(hù)的約束文件
    4.4.2  約束設(shè)計(jì)實(shí)例
    習(xí)題
第5章  IP軟核的設(shè)計(jì)——簡(jiǎn)化設(shè)計(jì)的一種方法
  5.1  FPGA的p軟核簡(jiǎn)介
    5.1.1  IP軟核簡(jiǎn)介
    5.1.2  IP軟核生成器
  5.2  移位寄存器IP軟核
    5.2.1  模塊簡(jiǎn)介
    5.2.2  模塊特點(diǎn)
    5.2.3  模塊模型
    5.2.4  配置方式
  5.3  8B／10B編解碼軟核
    5.3.1  模塊簡(jiǎn)介
    5.3.2  算法原理
    5.3.3  模塊特點(diǎn)
    5.3.4  功能模塊
    5.3.5  配置方式
  5.4  CORDIC算法IP軟核
    5.4.1  算法簡(jiǎn)介
    5.4.2  算法原理
    5.4.3  模塊特點(diǎn)
    5.4.4  引腳定義
    5.4.5  配置方式
  5.5  DDS算法IP軟核
    5.5.1  模塊簡(jiǎn)介
    5.5.2  算法原理
    5.5.3  模塊特點(diǎn)
    5.5.4  配置方式
  5.6  PCI接口IP軟核
    5.6.1  接口簡(jiǎn)介
    5.6.2  模塊特點(diǎn)
    5.6.3  總線命令與時(shí)序
    5.6.4  配置方式
  5.7  DDR Ⅱ接口IP軟核
    5.7.1  DDR Ⅱ簡(jiǎn)介
    5.7.2  模塊特點(diǎn)
    5.7.3  硬件框圖
    5.7.4  配置方式
  習(xí)題
第6章  嵌入式硬件資源——FPGA的發(fā)展趨勢(shì)之一
  6.1  嵌入式硬件資源的發(fā)展現(xiàn)狀
  6.2  DSP資源
    6.2.1  嵌入式DSP簡(jiǎn)介
    6.2.2  DSP48 Tile簡(jiǎn)介
    6.2.3  DSP48 Slice模型
  6.3  時(shí)鐘及鎖相環(huán)資源
    6.3.1  時(shí)鐘及鎖相環(huán)簡(jiǎn)介
    6.3.2  鎖相環(huán)
    6.3.3  時(shí)鐘管理器
    6.3.4  時(shí)鐘管理模塊
  6.4  存儲(chǔ)器資源
    6.4.1  嵌入式存儲(chǔ)器簡(jiǎn)介
    6.4.2  Block RAM特點(diǎn)
    6.4.3  Block RAM端口模型
  6.5  高速收發(fā)器資源
    6.5.1  SERDES技術(shù)簡(jiǎn)介
    6.5.2  SERDES接口組成
    6.5.3  GTX／GTP結(jié)構(gòu)
  6.6  以太網(wǎng)MAC資源
    6.6.1  以太網(wǎng)MAC簡(jiǎn)介
    6.6.2  以太網(wǎng)MAC結(jié)構(gòu)
    6.6.3  接口配置
  6.7  嵌入式處理器PowerPC資源
    6.7.1  嵌入式PowerPC簡(jiǎn)介
    6.7.2  PowerPC硬件結(jié)構(gòu)
    6.7.3  PowerPC的總線接口
    6.7.4  PowerPC指令集
  6.8  可擴(kuò)展處理平臺(tái)-Zynq系列
    6.8.1  可擴(kuò)展處理平臺(tái)簡(jiǎn)介
    6.8.2  Zynq系列硬件結(jié)構(gòu)
    6.8.3  Zynq系列資源
    6.8.4  Zynq開(kāi)發(fā)流程
    習(xí)題
第7章  FPGA在通信系統(tǒng)中的應(yīng)用
  7.1  M序列發(fā)生器的FPGA設(shè)計(jì)實(shí)例
    7.1.1  M序列的特點(diǎn)及應(yīng)用
    7.1.2  M序列產(chǎn)生的原理
    7.1.3  利用FPGA設(shè)計(jì)M序列發(fā)生器
    7.1.4  Modelsim仿真與Chipscope調(diào)試
  7.2  DDS直接頻率合成器的FPGA設(shè)計(jì)實(shí)例
    7.2.1  DDS基本原理及性能特點(diǎn)
    7.2.2  DDS的工作原理
    7.2.3  利用FPGA設(shè)計(jì)DDS直接頻率合成器
    7.2.4  Modelsim仿真與Chipscope調(diào)試
  7.3  循環(huán)冗余校驗(yàn)CRC的FPGA設(shè)計(jì)實(shí)例
    7.3.1  循環(huán)冗余校驗(yàn)CRC的基本原理及性能特點(diǎn)
    7.3.2  CRC的實(shí)現(xiàn)方法
    7.3.3  利用FPGA設(shè)計(jì)循環(huán)冗余校驗(yàn)CRC
    7.3.4  Modelsim仿真與Chipscope調(diào)試
  7.4  MDIO接口的FPGA設(shè)計(jì)實(shí)例
    7.4.1  PHY芯片及MDIO接口簡(jiǎn)介
    7.4.2  利用FPGA設(shè)計(jì)MDIO接口
    7.4.3  Modelsim仿真與Chipscope調(diào)試
  7.5  MAC接口的FPGA設(shè)計(jì)實(shí)例
    7.5.1  MAC接口的基本原理及應(yīng)用
    7.5.2  利用FPGA設(shè)計(jì)MAC接口
    7.5.3 Modelsim仿真與chipscope調(diào)試
  習(xí)題
參考文獻(xiàn)