Xilinx PlanAhead應(yīng)用詳解

第1章 概述 1
1．1 PlanAhead簡(jiǎn)介 2
1．1．1 PlanAhead工具軟件的功能特點(diǎn) 2
1．1．2 PlanAhead工具軟件的啟動(dòng) 3
1．1．3 PlanAhead設(shè)計(jì)流程 7
1．1．4 使用模式 10
1．2 ISE與PlanAhead的交互 11
1．2．1 工具軟件集成 11
1．2．2 在ISE中啟動(dòng)PlanAhead工具軟件 12
1．3 PlanAhead術(shù)語 18
第2章 PlanAhead集成開發(fā)環(huán)境 21
2．1 主菜單 22
2．1．1 File菜單 23
2．1．2 Edit菜單 27
2．1．3 View菜單 30
2．1．4 Flow菜單 31
2．1．5 Tool菜單 34
2．1．6 Windows菜單 48
2．1．7 Select菜單 56
2．1．8 Layout菜單 57
2．1．9 Help菜單 57
2．2 主工具條 58
2．3 設(shè)計(jì)流導(dǎo)航工具 58
2．3．1 基于RTL源的設(shè)計(jì)流導(dǎo)航 59
2．3．2 基于綜合網(wǎng)表工程的設(shè)計(jì)流導(dǎo)航 60
2．3．3 從設(shè)計(jì)流導(dǎo)航啟動(dòng)命令 61
2．3．4 設(shè)計(jì)流導(dǎo)航工具的使用 62
2．4 主視圖區(qū)域 66
2．5 狀態(tài)欄 68
2．6 消息視圖和Tcl控制臺(tái) 69
2．6．1 消息視圖 69
2．6．2 Tcl控制臺(tái) 70
2．7 信息欄 71
第3章 常用視圖及操作 73
3．1 視圖操作 74
3．1．1 打開視圖 74
3．1．2 視圖導(dǎo)航 74
3．1．3 移動(dòng)視圖 75
3．2 圖形化視圖 75
3．3 樹形列表視圖 79
3．4 視圖對(duì)象操作 81
3．5 常用視圖 86
3．5．1 源視圖 86
3．5．2 芯片視圖 89
3．5．3 封裝視圖 94
3．5．4 原理圖視圖 96
3．5．5 屬性視圖 100
3．5．6 網(wǎng)表視圖 103
3．5．7 層次視圖 105
3．5．8 I/O端口視圖 106
3．5．9 封裝引腳視圖 108
3．5．10 設(shè)計(jì)運(yùn)行視圖 109
3．6 文本編輯器 111
第4章 PlanAhead工程設(shè)計(jì) 115
4．1 創(chuàng)建新工程 116
4．1．1 新建工程向?qū)?116
4．1．2 基于RTL源文件創(chuàng)建工程 117
4．1．3 基于綜合網(wǎng)表創(chuàng)建工程 123
4．1．4 創(chuàng)建I/O引腳規(guī)劃工程 124
4．1．5 導(dǎo)入ISE布局布線結(jié)果 125
4．2 工程管理 126
4．2．1 RTL源文件管理 126
4．2．2 約束管理 129
4．2．3 IP核管理 132
4．3 工程概要信息 136
4．4 配置工程設(shè)置 140
4．5 輸入和輸出文件 143
4．5．1 輸入文件 143
4．5．2 輸出文件 148
第5章 RTL設(shè)計(jì) 167
5．1 設(shè)計(jì)源文件管理 168
5．2 編輯RTL源文件 168
5．3 細(xì)化和分析RTL設(shè)計(jì) 168
5．3．1 細(xì)化RTL設(shè)計(jì) 169
5．3．2 資源估計(jì) 170
5．4 功耗估計(jì) 175
5．5 RTL設(shè)計(jì)規(guī)則檢查（DRC） 177
第6章 綜合設(shè)計(jì) 181
6．1 設(shè)計(jì)綜合 182
6．1．1 綜合的方法 182
6．1．2 運(yùn)行綜合 183
6．1．3 監(jiān)視綜合運(yùn)行 186
6．1．4 選擇綜合后的操作 187
6．1．5 分析綜合結(jié)果 187
6．1．6 啟動(dòng)多個(gè)運(yùn)行 188
6．1．7 管理多個(gè)運(yùn)行 190
6．2 網(wǎng)表分析 194
6．2．1 網(wǎng)表設(shè)計(jì)環(huán)境 194
6．2．2 查看和報(bào)告資源統(tǒng)計(jì) 195
6．2．3 邏輯分析 197
6．2．4 插入ChipScope調(diào)試IP核 199
6．3 約束定義 200
6．3．1 定義時(shí)序約束 200
6．3．2 運(yùn)行時(shí)序分析 203
6．3．3 延時(shí)直方圖 211
6．4 網(wǎng)表和約束DRC 215
第7章 I/O引腳規(guī)劃 219
7．1 I/O規(guī)劃概述 220
7．2 芯片資源查看 224
7．3 定義兼容芯片和設(shè)置芯片配置模式 227
7．4 定義和配置I/O端口 228
7．5 指定I/O端口 234
7．6 檢查I/O和時(shí)鐘邏輯指定 240
7．7 其他I/O操作 246
7．8 引腳規(guī)劃實(shí)例 247
第8章 實(shí)現(xiàn)設(shè)計(jì) 269
8．1 實(shí)現(xiàn)設(shè)計(jì) 270
8．1．1 運(yùn)行設(shè)計(jì) 270
8．1．2 監(jiān)視運(yùn)行狀態(tài) 280
8．1．3 判斷工程狀態(tài) 281
8．1．4 選擇實(shí)現(xiàn)后的操作 282
8．1．5 分析運(yùn)行結(jié)果 282
8．1．6 啟動(dòng)多個(gè)運(yùn)行 284
8．1．7 管理多個(gè)運(yùn)行 286
8．2 分析實(shí)現(xiàn)結(jié)果 291
8．2．1 打開實(shí)現(xiàn)的設(shè)計(jì) 291
8．2．2 導(dǎo)入ISE結(jié)果 292
8．2．3 分析布局和時(shí)序結(jié)果 294
8．2．4 分析邏輯連接 296
8．2．5 高亮顯示和標(biāo)記對(duì)象 298
8．2．6 鎖定布局 300
8．2．7 顯示設(shè)計(jì)度量 301
8．2．8 啟動(dòng)XPower分析器 303
8．2．9 交叉探測(cè)時(shí)序路徑 304
第9章 布局設(shè)計(jì) 305
9．1 Pblock 306
9．2 Pblock的配置 318
9．3 布局LOC約束的使用 326
9．4 與ISE的接口 334
第10章 編程和調(diào)試設(shè)計(jì) 337
10．1 生成比特流 338
10．1．1 BitGen 338
10．1．2 在PlanAhead中使用BitGen 340
10．2 用ChipScope調(diào)試設(shè)計(jì) 342
10．3 啟動(dòng)ChipScope Pro分析儀 352
10．4 啟動(dòng)iMPACT 353
第11章 分層設(shè)計(jì)技術(shù) 355
11．1 PlanAhead和ISE的功能理解 356
11．2 使用PlanAhead進(jìn)行設(shè)計(jì)保留 356
11．3 分層設(shè)計(jì)實(shí)例 361
第12章 Tcl腳本和命令 377
12．1 PlanAhead工具軟件的Tcl功能 378
12．2 啟動(dòng)PlanAhead軟件 379
12．3 常用的Tcl語法 379
12．4 第一類Tcl對(duì)象和關(guān)系 381
12．5 出錯(cuò)、警告和信息消息 384
12．6 Tcl命令 384
參考文獻(xiàn) 395