Xilinx新一代FPGA設(shè)計(jì)套件Vivado應(yīng)用指南

定　價(jià)：￥69.00

作　者：	孟憲元，陳彰林，陸佳華著
出版社：	清華大學(xué)出版社
叢編項(xiàng)：	工程技術(shù)叢書(shū)
標(biāo)　簽：	暫缺

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ISBN：	9787302366836	出版時(shí)間：	2014-08-01	包裝：	平裝
開(kāi)本：	16開(kāi)	頁(yè)數(shù)：	331	字?jǐn)?shù)：

內(nèi)容簡(jiǎn)介

　　《工程技術(shù)叢書(shū)：Xilinx新一代FPGA設(shè)計(jì)套件Vivado應(yīng)用指南》系統(tǒng)論述了新一代FPGA設(shè)計(jì)套件Vivado的性能、使用方法以及FPGA的開(kāi)發(fā)方法。全書(shū)內(nèi)容包括Vivado設(shè)計(jì)套件的特性，全面可編程FPGA器件的架構(gòu)，使用Vivado套件創(chuàng)建復(fù)雜數(shù)字系統(tǒng)設(shè)計(jì)項(xiàng)目，仿真系統(tǒng)功能，RTL分析產(chǎn)生網(wǎng)表文件，性能要求的時(shí)序約束及綜合，布局布線及靜態(tài)時(shí)序分析和生成位流文件等全部設(shè)計(jì)過(guò)程，基于項(xiàng)目和非項(xiàng)目批作業(yè)兩種用Tcl指令的設(shè)計(jì)模式，同步設(shè)計(jì)技術(shù)、HDL編碼技術(shù)、時(shí)序收斂和HI.S優(yōu)化DSP算法等關(guān)鍵技術(shù)，并以實(shí)例介紹了嵌入式系統(tǒng)的設(shè)計(jì)方法等?！豆こ碳夹g(shù)叢書(shū)：Xilinx新一代FPGA設(shè)計(jì)套件Vivado應(yīng)用指南》適合作為高校電子信息類(lèi)專(zhuān)業(yè)的實(shí)踐教學(xué)用書(shū)和工程技術(shù)人員的參考用書(shū)。

作者簡(jiǎn)介

　　孟憲元，清華大學(xué)電子工程系教授，長(zhǎng)期從事EDA技術(shù)相關(guān)的教學(xué)和科研工作，具有超過(guò)20年的FPGA技術(shù)研究和項(xiàng)目開(kāi)發(fā)經(jīng)歷，親歷了FPGA技術(shù)的發(fā)展歷程，積累了豐富實(shí)踐經(jīng)驗(yàn)。

圖書(shū)目錄

第1章 Vivado設(shè)計(jì)套件
1.1 單一的、共享的、可擴(kuò)展的數(shù)據(jù)模型
1.2 標(biāo)準(zhǔn)化XDC約束文件-SDC
1.3 多維度解析布局器
1.4 lP封裝器、集成器和目錄
1.5 Vivado HLS把ESL帶入主流
1.6 其他特性
1.6.1 快速的時(shí)序收斂
1.6.2 提高器件利用率
1.6.3 增量設(shè)計(jì)技術(shù)
1.6.4 Tcl特性
1.7 Vivado按鍵流程執(zhí)行設(shè)計(jì)項(xiàng)目
1.7.1 KC705開(kāi)發(fā)板實(shí)現(xiàn)計(jì)數(shù)器
1.7.2 在Nexys4開(kāi)發(fā)板實(shí)現(xiàn)計(jì)數(shù)器
第2章 7系列FPGA架構(gòu)和特性
2.1 7系列結(jié)構(gòu)特點(diǎn)
2.1.1 采用統(tǒng)一的7系列架構(gòu)
2.1.2 高性能和低功耗結(jié)合的工藝
2.2 擴(kuò)展7系列的UltraScale架構(gòu)
2.3 可配置邏輯模塊CLB
2.3.1 Slice的結(jié)構(gòu)和功能
2.3.2 SliceM配置為SRL
2.3.3 SliceM配置為分布式RAM
2.4 7系列專(zhuān)用模塊：BlockRAM/FIFO和DSP模塊
2.4.1 BlockRAM/FIFO
2.4.2 DSP模塊
2.4.3 110模塊
2.4.4 時(shí)鐘資源
2.5 由RTL代碼推論實(shí)驗(yàn)
2.5.1 計(jì)數(shù)器程序
2.5.2 實(shí)驗(yàn)結(jié)果
第3章創(chuàng)建設(shè)計(jì)項(xiàng)目
3.1 wave_gen設(shè)計(jì)概述
3.2 啟動(dòng)Vivado
3.3 仿真設(shè)計(jì)
3.3.1 添加仿真需要的信號(hào)
3.3.2 運(yùn)行仿真和分析仿真結(jié)果
3.4 利用時(shí)鐘向?qū)渲脮r(shí)鐘子系統(tǒng)
3.5 產(chǎn)生lP集成器子系統(tǒng)設(shè)計(jì)
3.5.1 產(chǎn)生lP集成器模塊設(shè)計(jì)
3.5.2 定制lP
3.5.3 完成子系統(tǒng)設(shè)計(jì)
3.5.4 產(chǎn)生lP輸出產(chǎn)品
3.5.5 例示lP到設(shè)計(jì)中
第4章 RTL級(jí)分析和設(shè)計(jì)網(wǎng)表文件
4.1 網(wǎng)表文件
4.1.1 設(shè)計(jì)項(xiàng)目數(shù)據(jù)庫(kù)
4.1.2 網(wǎng)表文件
4.1.3 推演的設(shè)計(jì)網(wǎng)表文件
4.1.4 綜合的設(shè)計(jì)網(wǎng)表文件
4.1.5 實(shí)現(xiàn)的設(shè)計(jì)網(wǎng)表文件
4.2 RTL設(shè)計(jì)分析
4.2.1 RTL網(wǎng)表文件
4.2.2 RTL設(shè)計(jì)規(guī)則校驗(yàn)
4.2.3 瀏覽設(shè)計(jì)的層次
4.2.4 平面規(guī)劃布圖
4.2.5 時(shí)鐘規(guī)劃布圖
4.3 網(wǎng)表文件的設(shè)計(jì)對(duì)象
4.3.1 通過(guò)get_*命令來(lái)尋找網(wǎng)表中的對(duì)象
4.3.2 設(shè)計(jì)層次
4.3.3 pin的層次與名稱
4.3.4 層次展平化
……
第5章設(shè)計(jì)綜合和基本時(shí)序約束
第6章設(shè)計(jì)實(shí)現(xiàn)與靜態(tài)時(shí)序分析
第7章 Tcl命令設(shè)計(jì)項(xiàng)目
第8章同步設(shè)計(jì)技術(shù)
第9章 HDL編碼技巧
第10章時(shí)序收斂
第11章硬件診斷
第12章 VivadoHLS
第13章嵌入式系統(tǒng)Zynq設(shè)計(jì)