Xilinx FPGA數(shù)字設(shè)計(jì)：從門(mén)級(jí)到行為級(jí)雙重HDL描述（立體化教程）

第1章數(shù)字邏輯基礎(chǔ)
1.1數(shù)字邏輯的發(fā)展史
1.2開(kāi)關(guān)系統(tǒng)
1.2.10和1的概念
1.2.2開(kāi)關(guān)系統(tǒng)的優(yōu)勢(shì)
1.2.3晶體管作為開(kāi)關(guān)
1.2.4半導(dǎo)體物理器件
1.2.5半導(dǎo)體邏輯電路
1.2.6邏輯電路符號(hào)描述
1.3半導(dǎo)體數(shù)字集成電路
1.3.1集成電路的發(fā)展
1.3.2集成電路構(gòu)成
1.3.3集成電路版圖
1.4基本邏輯門(mén)電路分析
1.4.1基本邏輯門(mén)電路的描述
1.4.2邏輯門(mén)電路的傳輸特性
1.4.3基本邏輯門(mén)集成電路
1.4.4不同工藝邏輯門(mén)的連接
1.5邏輯代數(shù)理論
1.5.1邏輯代數(shù)中運(yùn)算關(guān)系
1.5.2邏輯函數(shù)表達(dá)式
1.6邏輯表達(dá)式的化簡(jiǎn)
1.6.1使用運(yùn)算律化簡(jiǎn)邏輯表達(dá)式
1.6.2使用卡諾圖化簡(jiǎn)邏輯表達(dá)式
1.6.3不完全指定邏輯功能的化簡(jiǎn)
1.6.4輸入變量的卡諾圖表示
1.7毛刺產(chǎn)生及消除
1.8數(shù)字碼制表示和轉(zhuǎn)換
1.8.1數(shù)字碼制表示
1.8.2數(shù)字碼制轉(zhuǎn)換
1.9組合邏輯電路
1.9.1編碼器
1.9.2譯碼器
1.9.3碼轉(zhuǎn)換器
1.9.4數(shù)據(jù)選擇器
1.9.5數(shù)據(jù)比較器
1.9.6加法器
1.9.7減法器
1.9.8加法器/減法器
1.9.9乘法器
1.10時(shí)序邏輯電路
1.10.1時(shí)序邏輯電路類(lèi)型
1.10.2時(shí)序邏輯電路特點(diǎn)
1.10.3基本SR鎖存器
1.10.4同步SR鎖存器
1.10.5D鎖存器
1.10.6D觸發(fā)器
1.10.7其他觸發(fā)器
1.10.8普通寄存器
1.10.9移位寄存器
1.10.10存儲(chǔ)器
1.11有限自動(dòng)狀態(tài)機(jī)
1.11.1有限自動(dòng)狀態(tài)機(jī)原理
1.11.2狀態(tài)圖表示及實(shí)現(xiàn)
1.11.3三位計(jì)數(shù)器
第2章可編程邏輯器件工藝和結(jié)構(gòu)
2.1可編程邏輯器件發(fā)展歷史
2.2可編程邏輯器件工藝
2.3可編程邏輯器件結(jié)構(gòu)
2.3.1PROM原理及結(jié)構(gòu)
2.3.2PAL原理及結(jié)構(gòu)
2.3.3PLA原理及結(jié)構(gòu)
2.3.4CPLD原理及結(jié)構(gòu)
2.3.5FPGA原理及結(jié)構(gòu)
2.3.6CPLD和FPGA比較
2.4Xilinx可編程邏輯器件
2.4.1Xilinx CPLD芯片介紹
2.4.2Xilinx FPGA芯片介紹
2.4.3Xilinx PROM芯片介紹
第3章Xilinx ISE設(shè)計(jì)流程
3.1ISE設(shè)計(jì)套件介紹
3.2創(chuàng)建新的設(shè)計(jì)工程
3.3ISE開(kāi)發(fā)平臺(tái)主界面及功能
3.3.1Design（設(shè)計(jì)）面板
3.3.2Console（控制臺(tái)）面板
3.3.3Workspace
3.4創(chuàng)建并添加新源文件
3.5添加設(shè)計(jì)代碼
3.5.1Verilog HDL設(shè)計(jì)代碼的添加
3.5.2VHDL設(shè)計(jì)代碼的添加
3.6設(shè)計(jì)綜合
3.6.1Xilinx綜合工具功能
3.6.2設(shè)計(jì)綜合
3.7設(shè)計(jì)行為仿真
3.7.1為Verilog HDL設(shè)計(jì)添加測(cè)試向量
3.7.2為VHDL設(shè)計(jì)添加測(cè)試向量
3.7.3運(yùn)行行為仿真
3.8添加引腳約束文件
3.9設(shè)計(jì)實(shí)現(xiàn)
3.9.1運(yùn)行設(shè)計(jì)實(shí)現(xiàn)工具
3.9.2查看布局布線結(jié)果
3.10布局布線后仿真
3.11產(chǎn)生比特流文件
3.12下載比特流文件到FPGA
3.13生成存儲(chǔ)器配置文件并燒寫(xiě)存儲(chǔ)器
3.13.1生成BPI存儲(chǔ)器配置文件
3.13.2編程BPI文件到BPI存儲(chǔ)器
第4章VHDL語(yǔ)言規(guī)范
4.1VHDL程序結(jié)構(gòu)和配置
4.1.1VHDL程序結(jié)構(gòu)框架
4.1.2VHDL實(shí)體
4.1.3VHDL結(jié)構(gòu)體
4.1.4配置聲明
4.2VHDL語(yǔ)言描述風(fēng)格
4.2.1行為描述
4.2.2數(shù)據(jù)流描述
4.2.3結(jié)構(gòu)化描述
4.3VHDL語(yǔ)言要素
4.3.1字符集
4.3.2語(yǔ)言要素、分隔符和分界符
4.3.3標(biāo)識(shí)符
4.3.4抽象文字
4.3.5字符文字
4.3.6字符串文字
4.3.7比特字符串文字
4.3.8注釋
4.3.9保留字
4.3.10允許替換的字符
4.4VHDL設(shè)計(jì)資源共享
4.4.1庫(kù)的聲明和調(diào)用
4.4.2子程序和函數(shù)聲明
4.4.3函數(shù)體和子程序體
4.4.4子程序和函數(shù)重載
4.4.5解析函數(shù)
4.4.6包聲明
4.4.7包體
4.5VHDL類(lèi)型
4.5.1標(biāo)量類(lèi)型
4.5.2復(fù)合類(lèi)型
4.5.3訪問(wèn)類(lèi)型
4.5.4文件類(lèi)型
4.5.5保護(hù)類(lèi)型
4.6VHDL聲明
4.6.1類(lèi)型聲明
4.6.2子類(lèi)型聲明
4.6.3對(duì)象
4.6.4屬性聲明
4.6.5元件聲明
4.6.6組模板聲明
4.6.7組聲明
4.7VHDL說(shuō)明
4.7.1屬性說(shuō)明
4.7.2配置說(shuō)明
4.7.3斷開(kāi)說(shuō)明
4.8VHDL名字
4.8.1簡(jiǎn)單名字
4.8.2選擇名字
4.8.3索引名字
4.8.4切片名字
4.8.5屬性名字
4.9VHDL表達(dá)式
4.9.1VHDL操作符
4.9.2VHDL操作數(shù)
4.10VHDL順序描述語(yǔ)句
4.10.1wait語(yǔ)句
4.10.2斷言和報(bào)告語(yǔ)句
4.10.3信號(hào)分配語(yǔ)句
4.10.4變量分配語(yǔ)句
4.10.5子程序調(diào)用語(yǔ)句
4.10.6if語(yǔ)句
4.10.7case語(yǔ)句
4.10.8loop語(yǔ)句
4.10.9next語(yǔ)句
4.10.10exit語(yǔ)句
4.10.11return語(yǔ)句
4.10.12null語(yǔ)句
4.11VHDL并發(fā)描述語(yǔ)句
4.11.1塊語(yǔ)句
4.11.2進(jìn)程描述語(yǔ)句
4.11.3并行過(guò)程調(diào)用語(yǔ)句
4.11.4并行斷言語(yǔ)句
4.11.5并行信號(hào)分配語(yǔ)句
4.11.6元件例化語(yǔ)句
4.11.7生成語(yǔ)句
第5章Verilog HDL語(yǔ)言規(guī)范
5.1Verilog HDL語(yǔ)言發(fā)展
5.2Verilog HDL程序結(jié)構(gòu)
5.2.1模塊聲明
5.2.2模塊端口定義
5.2.3邏輯功能定義
5.3Verilog HDL描述方式
5.3.1行為級(jí)描述方式
5.3.2數(shù)據(jù)流描述方式
5.3.3結(jié)構(gòu)級(jí)描述方式
5.3.4開(kāi)關(guān)級(jí)描述方式
5.4Verilog HDL語(yǔ)言要素
5.4.1注釋
5.4.2間隔符
5.4.3標(biāo)識(shí)符
5.4.4關(guān)鍵字
5.4.5系統(tǒng)任務(wù)和函數(shù)
5.4.6編譯器命令
5.4.7運(yùn)算符
5.4.8數(shù)字
5.4.9字符串
5.4.10屬性
5.5Verilog HDL數(shù)據(jù)類(lèi)型
5.5.1值的集合
5.5.2網(wǎng)絡(luò)和變量
5.5.3向量
5.5.4強(qiáng)度
5.5.5隱含聲明
5.5.6網(wǎng)絡(luò)類(lèi)型
5.5.7寄存器類(lèi)型
5.5.8整數(shù)、實(shí)數(shù)、時(shí)間和實(shí)時(shí)時(shí)間
5.5.9數(shù)組
5.5.10參數(shù)
5.5.11Verilog HDL名字空間
5.6Verilog HDL表達(dá)式
5.6.1操作符
5.6.2操作數(shù)
5.6.3延遲表達(dá)式
5.6.4表達(dá)式的位寬
5.6.5有符號(hào)表達(dá)式
5.6.6分配和截?cái)?br />5.7Verilog HDL分配
5.7.1連續(xù)分配
5.7.2過(guò)程分配
5.8Verilog HDL門(mén)級(jí)和開(kāi)關(guān)級(jí)描述
5.8.1門(mén)和開(kāi)關(guān)聲明
5.8.2邏輯門(mén)
5.8.3輸出門(mén)
5.8.4三態(tài)門(mén)
5.8.5MOS開(kāi)關(guān)
5.8.6雙向傳輸開(kāi)關(guān)
5.8.7CMOS開(kāi)關(guān)
5.8.8pull門(mén)
5.8.9邏輯強(qiáng)度建模
5.8.10組合信號(hào)的強(qiáng)度和值
5.8.11通過(guò)非電阻器件的強(qiáng)度降低
5.8.12通過(guò)電阻器件的強(qiáng)度降低
5.8.13網(wǎng)絡(luò)類(lèi)型強(qiáng)度
5.8.14門(mén)和網(wǎng)絡(luò)延遲
5.9Verilog HDL用戶(hù)自定義原語(yǔ)
5.9.1UDP定義
5.9.2組合電路UDP
5.9.3電平觸發(fā)的時(shí)序UDP
5.9.4邊沿觸發(fā)的時(shí)序電路UDP
5.9.5初始化狀態(tài)寄存器
5.9.6UDP例化
5.9.7邊沿觸發(fā)和電平觸發(fā)的混合行為
5.10Verilog HDL行為描述語(yǔ)句
5.10.1過(guò)程語(yǔ)句
5.10.2過(guò)程連續(xù)分配
5.10.3條件語(yǔ)句
5.10.4case語(yǔ)句
5.10.5循環(huán)語(yǔ)句
5.10.6過(guò)程時(shí)序控制
5.10.7語(yǔ)句塊
5.10.8結(jié)構(gòu)化的過(guò)程
5.11Verilog HDL任務(wù)和函數(shù)
5.11.1任務(wù)和函數(shù)的區(qū)別
5.11.2任務(wù)和任務(wù)使能
5.11.3禁止命名的塊和任務(wù)
5.11.4函數(shù)和函數(shù)調(diào)用
5.12Verilog HDL層次化結(jié)構(gòu)
5.12.1模塊和模塊例化
5.12.2覆蓋模塊參數(shù)值
5.12.3端口
5.12.4生成結(jié)構(gòu)
5.12.5層次化的名字
5.12.6向上名字引用
5.12.7范圍規(guī)則
5.13Verilog HDL設(shè)計(jì)配置
5.13.1配置格式
5.13.2庫(kù)
5.13.3配置例子
5.13.4顯示庫(kù)綁定信息
5.13.5庫(kù)映射例子
5.14Verilog HDL指定塊
5.14.1模塊路徑聲明
5.14.2為路徑分配延遲
5.14.3混合模塊路徑延遲和分布式延遲
5.14.4驅(qū)動(dòng)連線邏輯
5.14.5脈沖過(guò)濾行為的控制
5.15Verilog HDL時(shí)序檢查
5.15.1使用穩(wěn)定窗口檢查時(shí)序
5.15.2用于時(shí)鐘和控制信號(hào)的時(shí)序檢查
5.15.3邊沿控制標(biāo)識(shí)符
5.15.4提示符： 用戶(hù)定義對(duì)時(shí)序沖突的響應(yīng)
5.15.5使能有條件事件的時(shí)序檢查
5.15.6向量信號(hào)的時(shí)序檢查
5.15.7負(fù)時(shí)序檢查
5.16Verilog HDL SDF逆向注解
5.16.1映射SDF結(jié)構(gòu)到Verilog
5.16.2多個(gè)注解
5.16.3多個(gè)SDF文件
5.16.4脈沖限制注解
5.16.5SDF到Verilog延遲值映射
5.17Verilog HDL系統(tǒng)任務(wù)和函數(shù)
5.17.1顯示任務(wù)
5.17.2文件輸入輸出系統(tǒng)任務(wù)和函數(shù)
5.17.3時(shí)間標(biāo)度系統(tǒng)任務(wù)
5.17.4仿真控制任務(wù)
5.17.5可編程邏輯陣列建模系統(tǒng)任務(wù)
5.17.6隨機(jī)分析任務(wù)
5.17.7仿真時(shí)間系統(tǒng)函數(shù)
5.17.8轉(zhuǎn)換函數(shù)
5.17.9概率分布函數(shù)
5.17.10命令行輸入
5.17.11數(shù)學(xué)函數(shù)
5.18Verilog HDL的VCD文件
5.18.1四態(tài)VCD文件的創(chuàng)建
5.18.2四態(tài)VCD文件的格式
5.18.3擴(kuò)展VCD文件的創(chuàng)建
5.18.4擴(kuò)展VCD文件的格式
5.19Verilog HDL編譯器指令
5.19.1'celldefine和'endcelldefine
5.19.2'default_nettype
5.19.3'define和'undef
5.19.4'ifdef、'else、'elsif、'endif、'ifndef
5.19.5'include
5.19.6'resetall
5.19.7'line
5.19.8'timescale
5.19.9'unconnected_drive和'nounconnected_drive
5.19.10'pragma
5.19.11'begin_keywords和'end_keyword
5.20Verilog HDL編程語(yǔ)言接口PLI
5.20.1Verilog HDL PLI發(fā)展過(guò)程
5.20.2Verilog HDL PLI提供的功能
5.20.3Verilog HDL PLI原理
5.20.4Verilog HDL VPI工作原理
第6章基本數(shù)字邏輯單元HDL描述
6.1組合邏輯電路的HDL描述
6.1.1邏輯門(mén)的HDL描述
6.1.2編碼器HDL描述
6.1.3譯碼器HDL描述
6.1.4數(shù)據(jù)選擇器HDL描述
6.1.5數(shù)字比較器HDL描述
6.1.6總線緩沖器HDL描述
6.2數(shù)據(jù)運(yùn)算操作HDL描述
6.2.1加法操作HDL描述
6.2.2減法操作HDL描述
6.2.3乘法操作HDL描述
6.2.4除法操作HDL描述
6.2.5算術(shù)邏輯單元HDL描述
6.3時(shí)序邏輯電路HDL描述
6.3.1觸發(fā)器和鎖存器的HDL描述
6.3.2計(jì)數(shù)器HDL描述
6.3.3移位寄存器HDL描述
6.3.4脈沖寬度調(diào)制PWM HDL描述
6.4存儲(chǔ)器HDL描述
6.4.1ROM HDL描述
6.4.2RAM HDL描述
6.5有限自動(dòng)狀態(tài)機(jī)HDL描述
6.5.1FSM設(shè)計(jì)原理
6.5.2FSM的分類(lèi)及描述
第7章基于HDL數(shù)字系統(tǒng)實(shí)現(xiàn)
7.1設(shè)計(jì)所用外設(shè)的原理
7.1.1LED燈
7.1.2開(kāi)關(guān)
7.1.3七段數(shù)碼管
7.1.4VGA顯示器
7.1.5通用異步接收發(fā)送器
7.2系統(tǒng)設(shè)計(jì)原理
7.3建立新的設(shè)計(jì)工程
7.4基于VHDL的系統(tǒng)設(shè)計(jì)實(shí)現(xiàn)
7.4.1設(shè)計(jì)分頻時(shí)鐘模塊2
7.4.2設(shè)計(jì)和仿真計(jì)數(shù)器模塊
7.4.3設(shè)計(jì)頂層模塊
7.4.4設(shè)計(jì)分頻時(shí)鐘模塊1
7.4.5設(shè)計(jì)七段數(shù)碼管模塊
7.4.6設(shè)計(jì)分頻時(shí)鐘模塊3
7.4.7設(shè)計(jì)通用異步收發(fā)器模塊
7.4.8設(shè)計(jì)分頻時(shí)鐘模塊4
7.4.9設(shè)計(jì)VGA控制器模塊
7.5基于Verilog HDL的系統(tǒng)設(shè)計(jì)實(shí)現(xiàn)
7.5.1設(shè)計(jì)分頻時(shí)鐘模塊2
7.5.2設(shè)計(jì)和仿真計(jì)數(shù)器模塊
7.5.3設(shè)計(jì)頂層模塊
7.5.4設(shè)計(jì)分頻時(shí)鐘模塊1
7.5.5設(shè)計(jì)七段數(shù)碼管模塊
7.5.6設(shè)計(jì)分頻時(shí)鐘模塊3
7.5.7設(shè)計(jì)通用異步收發(fā)器模塊
7.5.8設(shè)計(jì)分頻時(shí)鐘模塊4
7.5.9設(shè)計(jì)VGA控制器模塊
第8章數(shù)字系統(tǒng)高級(jí)設(shè)計(jì)技術(shù)
8.1HDL高級(jí)設(shè)計(jì)技巧
8.1.1邏輯復(fù)制和復(fù)用技術(shù)
8.1.2并行和流水線技術(shù)
8.1.3同步和異步單元處理技術(shù)
8.1.4邏輯處理技術(shù)
8.2IP核設(shè)計(jì)技術(shù)
8.2.1IP核分類(lèi)
8.2.2IP核優(yōu)化
8.2.3IP核生成
8.3可編程邏輯器件調(diào)試
8.3.1多路復(fù)用技術(shù)的應(yīng)用
8.3.2虛擬邏輯分析工具
8.3.3ChipScope Pro調(diào)試工具概述
第9章基于IP核數(shù)字系統(tǒng)實(shí)現(xiàn)
9.1建立新的設(shè)計(jì)工程
9.2添加和配置時(shí)鐘IP核
9.3添加和配置計(jì)數(shù)器IP核
9.4生成頂層設(shè)計(jì)文件
9.5生成時(shí)鐘資源模塊例化模板
9.5.1生成VHDL時(shí)鐘資源例化模板
9.5.2生成Verilog HDL時(shí)鐘資源例化模板
9.6生成計(jì)數(shù)器模塊例化模板
9.6.1生成VHDL計(jì)數(shù)器例化模板
9.6.2生成Verilog HDL計(jì)數(shù)器例化模板
9.7創(chuàng)建HDL時(shí)鐘分頻模塊
9.8完成頂層設(shè)計(jì)文件
9.9添加頂層引腳約束文件
第10章數(shù)?；旌舷到y(tǒng)設(shè)計(jì)
10.1模數(shù)轉(zhuǎn)換器原理
10.1.1模數(shù)轉(zhuǎn)換器的參數(shù)
10.1.2模數(shù)轉(zhuǎn)換器的類(lèi)型
10.2數(shù)模轉(zhuǎn)換器原理
10.2.1數(shù)模轉(zhuǎn)換器的參數(shù)
10.2.2數(shù)模轉(zhuǎn)換器的類(lèi)型
10.3基于并行ADC的數(shù)字電壓表的設(shè)計(jì)
10.3.1數(shù)字電壓表的功能和結(jié)構(gòu)
10.3.2模塊設(shè)計(jì)
10.3.3設(shè)計(jì)實(shí)現(xiàn)
10.4基于串行ADC的數(shù)字電壓表的設(shè)計(jì)
10.4.1系統(tǒng)設(shè)計(jì)原理
10.4.2設(shè)計(jì)實(shí)現(xiàn)
10.5基于DAC的信號(hào)發(fā)生器的設(shè)計(jì)
10.5.1函數(shù)信號(hào)發(fā)生器設(shè)計(jì)原理
10.5.2設(shè)計(jì)實(shí)現(xiàn)
第11章軟核處理器PicoBlaze原理及應(yīng)用
11.1片上可編程系統(tǒng)概論
11.1.1片上MCU和專(zhuān)用MCU的比較
11.1.2片上MCU和片上邏輯的比較
11.2PicoBlaze處理器原理及結(jié)構(gòu)分析
11.2.1PicoBlaze處理器特點(diǎn)
11.2.2PicoBlaze處理器應(yīng)用框架
11.2.3PicoBlaze處理器內(nèi)部結(jié)構(gòu)
11.3PicoBlaze處理器指令集
11.3.1PicoBlaze指令集
11.3.2控制程序轉(zhuǎn)移指令
11.3.3中斷指令
11.3.4邏輯操作指令
11.3.5算術(shù)運(yùn)算指令
11.3.6循環(huán)轉(zhuǎn)移指令
11.3.7輸入和輸出指令
11.4PicoBlaze處理器匯編程序
11.4.1KCPSM3匯編器原理及操作
11.4.2KCPSM3編程語(yǔ)法
11.4.3KCPSM3中斷處理
11.4.4KCPSM3中CALL/RETURN棧
11.4.5KCPSM3共享程序空間
11.4.6KCPSM3輸入/輸出端口設(shè)計(jì)
附錄Verilog HDL（IEEE 1364—2005）關(guān)鍵字列表
參考文獻(xiàn)