數(shù)字邏輯系統(tǒng)分析與設(shè)計(jì)

前言 教學(xué)建議

第1章 數(shù)字邏輯系統(tǒng)基礎(chǔ)
1.1 數(shù)字邏輯系統(tǒng)簡介
1.1.1 模擬信號(hào)與數(shù)字信號(hào)
1.1.2 模擬系統(tǒng)與數(shù)字邏輯系統(tǒng)的區(qū)別
1.1.3 數(shù)字邏輯系統(tǒng)的特點(diǎn)
1.2 數(shù)制、碼制、基本邏輯門
1.2.1 數(shù)制及其轉(zhuǎn)換
1.2.2 常用碼制及其特點(diǎn)
1.2.3 基本邏輯關(guān)系與邏輯門
1.3 數(shù)字邏輯系統(tǒng)分析與設(shè)計(jì)的基本概念
習(xí)題

第2章 邏輯代數(shù)與邏輯函數(shù)
2.1 邏輯代數(shù)
2.1.1 邏輯代數(shù)的基本公理
2.1.2 邏輯代數(shù)的基本定律
2.1.3 邏輯代數(shù)的基本定理
2.2 邏輯函數(shù)及其表示方法
2.2.1 邏輯函數(shù)
2.2.2 邏輯函數(shù)的表示方法
2.2.3 邏輯函數(shù)的標(biāo)準(zhǔn)形式
2.3 邏輯函數(shù)的化簡
2.3.1 公式化簡法
2.3.2 卡諾圖化簡法
習(xí)題

第3章 組合邏輯電路分析與設(shè)計(jì)
3.1 小規(guī)模組合邏輯電路分析與設(shè)計(jì)
3.1.1 組合邏輯電路的定義與描述
3.1.2 小規(guī)模組合邏輯電路的分析
3.1.3 小規(guī)模組合邏輯電路的設(shè)計(jì)
3.2 常用組合邏輯功能器件
3.2.1 編碼器
3.2.2 譯碼器
3.2.3 數(shù)據(jù)選擇器與數(shù)據(jù)分配器
3.2.4 數(shù)據(jù)比較器
3.2.5 加法器
3.2.6 8421BCD碼與二進(jìn)制碼轉(zhuǎn)換器
3.2.7 廣義譯碼器
3.3 組合邏輯電路的VHDL描述
3.3.1 硬件描述語言與VHDL概述
3.3.2 常用邏輯器件的VHDL描述
3.4 大規(guī)模組合邏輯電路的計(jì)算機(jī)輔助設(shè)計(jì)流程
3.4.1 計(jì)算機(jī)輔助設(shè)計(jì)的一般流程
3.4.2 QuartusII簡介
3.4.3 設(shè)計(jì)實(shí)例
習(xí)題

第4章 時(shí)序邏輯電路分析與設(shè)計(jì)
4.1 時(shí)序邏輯電路簡介
4.1.1 時(shí)序邏輯電路的基本概念
4.1.2 時(shí)序邏輯電路的分類
4.2 觸發(fā)器
4.2.1 觸發(fā)器及其分類
4.2.2 觸發(fā)器的描述方法
4.2.3 RS觸發(fā)器
4.2.4 D觸發(fā)器
4.2.5 JK觸發(fā)器
4.2.6 鎖存器與觸發(fā)器的VHDL描述
4.2.7 T（T′）觸發(fā)器
4.3 小規(guī)模時(shí)序邏輯電路的一般分析方法
4.3.1 同步時(shí)序邏輯電路的分析方法
4.3.2 異步時(shí)序邏輯電路分析舉例
4.4 小規(guī)模時(shí)序邏輯電路的一般設(shè)計(jì)方法
4.4.1 設(shè)計(jì)步驟及設(shè)計(jì)舉例
4.4.2 有限狀態(tài)機(jī)的VHDL描述
4.5 常用時(shí)序邏輯功能器件
4.5.1 計(jì)數(shù)器
4.5.2 寄存器與移位寄存器
4.5.3 順序脈沖發(fā)生器與序列信號(hào)發(fā)生器
4.6 時(shí)序邏輯電路的計(jì)算機(jī)輔助分析與設(shè)計(jì)舉例
4.6.1 時(shí)序邏輯電路的計(jì)算機(jī)輔助分析舉例
4.6.2 時(shí)序邏輯電路的計(jì)算機(jī)輔助設(shè)計(jì)舉例
習(xí)題

第5章 半導(dǎo)體存儲(chǔ)器
5.1 概述
5.2 只讀存儲(chǔ)器
5.2.1 組成框圖
5.2.2 掩膜ROM
5.2.3 可編程ROM
5.2.4 電擦除EPROM
5.2.5 閃存
5.3 隨機(jī)存取存儲(chǔ)器
5.3.1 靜態(tài)RAM
5.3.2 雙口RAM與先入先出RAM
5.3.3 動(dòng)態(tài)RAM
5.3.4 鐵電RAM
5.4 存儲(chǔ)器的應(yīng)用
5.4.1 字?jǐn)U展和位擴(kuò)展
5.4.2 實(shí)現(xiàn)組合邏輯函數(shù)
習(xí)題

第6章 數(shù)模與模數(shù)轉(zhuǎn)換器
6.1 概述
6.2 數(shù)模轉(zhuǎn)換器
6.2.1 DAC主要性能
6.2.2 電阻串DAC
6.2.3 電阻解碼DAC
6.2.4 恒流源DAC
6.2.5 電容DAC
6.2.6 其他類型DAC
6.2.7 新型集成DAC簡介
6.3 模數(shù)轉(zhuǎn)換器
6.3.1 ADC主要性能
6.3.2 快閃型ADC
6.3.3 反饋比較型ADC
6.3.4 雙積分型ADC
6.3.5 其他類型ADC
6.3.6 新型集成ADC簡介
6.3.7 等效采樣技術(shù)
習(xí)題

第7章 可編程邏輯器件
7.1 概述
7.1.1 PLD發(fā)展歷程
7.1.2 PLD分類
7.1.3 PLD常用邏輯符號(hào)
7.2 低密度可編程邏輯器件
7.2.1 PAL器件
7.2.2 GAL器件
7.3 高密度可編程邏輯器件
7.3.1 CPLD器件
7.3.2 FPGA器件
7.4 硬件測試與編程
7.4.1 硬件測試技術(shù)
7.4.2 配置與編程
習(xí)題

第8章 應(yīng)用數(shù)字系統(tǒng)設(shè)計(jì)
8.1 概述
8.1.1 系統(tǒng)設(shè)計(jì)
8.1.2 開發(fā)環(huán)境與設(shè)計(jì)方法
8.1.3 器件選型
8.2 等精度頻率計(jì)的設(shè)計(jì)
8.2.1 設(shè)計(jì)任務(wù)
8.2.2 方案論證
8.2.3 創(chuàng)建設(shè)計(jì)工程
8.2.4 功能模塊設(shè)計(jì)
8.2.5 系統(tǒng)仿真
8.3 信號(hào)發(fā)生器的設(shè)計(jì)
8.3.1 設(shè)計(jì)任務(wù)
8.3.2 方案論證
8.3.3 創(chuàng)建設(shè)計(jì)工程
8.3.4 功能模塊設(shè)計(jì)
8.3.5 系統(tǒng)仿真
8.3.6 優(yōu)化改進(jìn)
8.3.7 功能擴(kuò)展
習(xí)題

參考文獻(xiàn)