數(shù)字邏輯原理與FPGA設計（第2版）

第1章　緒　論
1．1　數(shù)字時代
1．1．1　模擬信號
1．1．2　數(shù)字信號
1．2　數(shù)字系統(tǒng)
1．2．1　數(shù)字技術的優(yōu)勢
1．2．2　數(shù)字邏輯電路
1．2．3　數(shù)字系統(tǒng)的組成
1．2．4　典型的數(shù)字系統(tǒng)———計算機
1．2．5　數(shù)字邏輯的內(nèi)容及研究方法
1．3　數(shù)制及其轉(zhuǎn)換
1．3．1　數(shù)　制
1．3．2　數(shù)制轉(zhuǎn)換
1．4　帶符號二進制數(shù)的代碼表示
1．5　編　碼
1．5．1　BCD碼
1．5．2　格雷碼
1．5．3　奇偶校驗碼
1．5．4　ASCII碼
1．6　習　題
第2章　邏輯代數(shù)基礎
2．1　邏輯代數(shù)的基本概念
2．1．1　邏輯變量及基本運算
2．1．2　邏輯表達式
2．1．3　邏輯代數(shù)的公理
2．2　邏輯函數(shù)
2．2．1　邏輯函數(shù)的定義
2．2．2　邏輯函數(shù)的表示法
2．2．3　復合邏輯
2．3　邏輯函數(shù)的標準形式
2．3．1　最小項及最小項表達式
2．3．2　最大項及最大項表達式
2．3．3　邏輯函數(shù)表達式的轉(zhuǎn)換方法
2．3．4　邏輯函數(shù)的相等
2．4　邏輯代數(shù)的重要定理
2．4．1　重要定理
2．4．2　重要定理與最小項、最大項之間的關系
2．5　邏輯函數(shù)化簡
2．5．1　代數(shù)化簡法
2．5．2　卡諾圖化簡法
2．5．3　具有任意項的邏輯函數(shù)的化簡
2．6　習　題
第3章　組合邏輯電路
3．1　邏輯門電路的外特性
3．1．1　簡單邏輯門電路
3．1．2　復合邏輯門電路
3．1．3　門電路的主要外特性參數(shù)
3．1．4　正邏輯與負邏輯
3．2　組合邏輯電路分析
3．2．1　組合邏輯電路的基本特點
3．2．2　分析流程
3．2．3　計算機中常用組合邏輯電路分析舉例
3．3　組合邏輯電路的設計
3．4　設計方法的靈活運用
3．4．1　邏輯代數(shù)法
3．4．2　利用無關項簡化設計
3．4．3　分析設計法
3．5　組合邏輯電路的險象
3．5．1　險象的產(chǎn)生與分類
3．5．2　險象的判斷與消除
3．6　計算機中常用的組合邏輯電路設計
3．6．1　8421碼加法器
3．6．2　七段譯碼器
3．6．3　多路選擇器與多路分配器
3．7　習　題
第4章　時序邏輯電路分析
4．1　時序邏輯電路模型
4．2　觸發(fā)器
4．2．1　基本R S觸發(fā)器
4．2．2　常用觸發(fā)器
4．2．3　各類觸發(fā)器的相互轉(zhuǎn)換
4．2．4　集成觸發(fā)器的主要特性參數(shù)
4．3　同步時序邏輯分析
4．3．1　同步時序邏輯電路描述
4．3．2　同步時序邏輯分析
4．4　異步時序邏輯電路分析
4．5　計算機中常用的時序邏輯電路
4．5．1　寄存器
4．5．2　計數(shù)器
4．5．3　節(jié)拍發(fā)生器
4．6　習　題
第5章　時序邏輯電路設計
5．1　同步時序邏輯設計的基本方法
5．2　建立原始狀態(tài)圖
5．3　狀態(tài)化簡
5．3．1　狀態(tài)化簡的基本原理
5．3．2　完全定義狀態(tài)化簡方法
5．4　狀態(tài)編碼
5．4．1　確定存儲狀態(tài)所需的觸發(fā)器個數(shù)
5．4．2　用相鄰編碼法實現(xiàn)狀態(tài)編碼
5．5　確定激勵函數(shù)及輸出方程
5．5．1　選定觸發(fā)器類型
5．5．2　求激勵函數(shù)及輸出函數(shù)
5．5．3　電路的“掛起”及恢復問題
5．6　脈沖異步時序電路的設計方法
5．7　時序邏輯設計舉例
5．7．1　序列檢測器設計
5．7．2　計數(shù)器設計
5．7．3　基于MSI器件實現(xiàn)任意模值計數(shù)器
5．8　習　題
第6章　可編程邏輯器件
6．1　可編程邏輯器件概述
6．1．1　可編程邏輯器件的發(fā)展歷程
6．1．2　可編程邏輯器件分類
6．1．3　可編程邏輯器件的結(jié)構(gòu)
6．2　簡單PLD原理
6．2．1　PLD中陣列的表示方法
6．2．2　PROM
6．2．3　PLA 器件
6．2．4　PAL器件
6．2．5　GAL器件
6．3　CPLD
6．3．1　CPLD的基本結(jié)構(gòu)
6．3．2　Altera公司MAX系列CPLD簡介
6．4　FPGA
6．4．1　FPGA 的基本結(jié)構(gòu)
6．4．2　Altrea公司FPGA 系列FLEX10K器件的結(jié)構(gòu)
6．4．3　嵌入陣列塊(EmbeddedArrayBlock,EAB)
6．4．4　邏輯陣列塊(LogicArrayBlock,LAB)
6．4．5　邏輯單元(LogicElement,LE)
6．4．6　快速通道互連
6．4．7　輸入輸出單元(IOE)
6．5　習　題
第7章　VHDL設計基礎
7．1　VHDL的基本組成
7．1．1　實　體
7．1．2　構(gòu)造體
7．1．3　程序包
7．1．4　庫
7．1．5　配　置
7．2　VHDL語言的基本要素
7．2．1　VHDL語言的標識符
7．2．2　VHDL語言的客體
7．2．3　VHDL語言的數(shù)據(jù)類型
7．2．4　VHDL語言的運算操作符
7．3　VHDL語言的基本語句
7．3．1　順序描述語句
7．3．2　并行語句
7．4　常見組合邏輯電路的VHDL設計
7．4．1　編碼器、譯碼器、選擇器
7．4．2　數(shù)值比較器
7．5　常見時序邏輯電路的VHDL設計
7．5．1　觸發(fā)器的VHDL設計
7．5．2　鎖存器和寄存器
7．5．3　計數(shù)器
7．6　習　題
第8章　FPGA 設計基礎
8．1　EDA 技術概述
8．1．1　EDA 技術的發(fā)展歷程
8．1．2　EDA 技術的主要內(nèi)容
8．1．3　EDA 技術的發(fā)展趨勢
8．2　FPGA 設計方法與設計流程
8．2．1　基于FPGA 的層次化設計方法
8．2．2　基于FPGA 技術的數(shù)字邏輯系統(tǒng)設計流程
8．3　FPGA 設計工具QuartusII9．1
8．3．1　QuartusII9．1的特點
8．3．2　QuartusII9．1設計流程
8．4　QuartusII9．1設計入門
8．4．1　啟動QuartusII9．1
8．4．2　設計輸入
8．4．3　編譯綜合
8．4．4　仿真測試
8．4．5　硬件測試
8．5　習　題
第9章　數(shù)字邏輯實驗指南
9．1　基于原理圖輸入設計4位加法器
9．1．1　設計提示
9．1．2　QuartusII設計流程
9．2　基于VHDL文本輸入設計7段數(shù)碼顯示譯碼器
9．2．1　設計提示
9．2．2　QuartusII設計流程
9．3　基于原理圖輸入設計M＝12加法計數(shù)器
9．3．1　設計提示
9．3．2　QuartusII設計流程
9．4　基于Altera宏功能模塊LPM_ROM 的4位乘法器設計
9．4．1　設計提示
9．4．2　QuartusII設計流程
9．5　數(shù)字邏輯基礎型實驗
9．5．1　實驗1　加法器的FPGA 設計
9．5．2　實驗2　譯碼器的FPGA 設計
9．5．3　實驗3　計數(shù)器的FPGA 設計
9．5．4　實驗4　100分頻十進制加法計數(shù)器FPGA 設計
9．5．5　實驗5　偽隨機信號發(fā)生器FPGA 設計
9．5．6　實驗6　應用VHDL完成簡單組合電路FPGA 設計
9．5．7　實驗7　應用VHDL完成簡單時序電路FPGA 設計
9．5．8　實驗8　基于VHDL語言的4位多功能加法計數(shù)器FPGA 設計
9．5．9　實驗9　移位運算器FPGA 設計
9．5．10　實驗10　循環(huán)冗余校驗(CRC)模塊FPGA 設計
9．6　習　題
第10章　數(shù)字系統(tǒng)的FPGA 設計
附　錄　網(wǎng)上資料與教學課件
參考文獻