鎖相環(huán)技術(shù)原理及FPGA實(shí)現(xiàn)

第1章  設(shè)計環(huán)境及開發(fā)平臺介紹 1
1．1  FPGA基礎(chǔ)知識 2
1．1．1  基本概念及發(fā)展歷程 2
1．1．2  FPGA的結(jié)構(gòu)和工作原理 4
1．1．3  FPGA在數(shù)字信號處理中的應(yīng)用 12
1．2  Altera器件簡介 12
1．3  Verilog HDL語言簡介 15
1．3．1  HDL語言簡介 15
1．3．2  Verilog HDL語言特點(diǎn) 16
1．3．3  Verilog HDL程序結(jié)構(gòu) 17
1．4  Quartus II開發(fā)套件 18
1．4．1  Quartus II開發(fā)套件簡介 18
1．4．2  Quartus II軟件的用戶界面 19
1．5  ModelSim仿真軟件 22
1．6  MATLAB軟件 24
1．6．1  MATLAB軟件介紹 24
1．6．2  MATLAB工作界面 24
1．6．3  MATLAB的特點(diǎn)及優(yōu)勢 25
1．6．4  MATLAB與Quartus的數(shù)據(jù)交互 27
1．7  SystemView軟件 28
1．7．1  SystemView簡介 28
1．7．2  SystemView工作界面 29
1．8  小結(jié)―欲善其事先利其器 32
第2章  FPGA數(shù)字信號處理基礎(chǔ) 33
2．1  FPGA中數(shù)的表示 34
2．1．1  萊布尼茲與二進(jìn)制 34
2．1．2  定點(diǎn)數(shù)表示 35
2．1．3  浮點(diǎn)數(shù)表示 36
2．2  FPGA中數(shù)的運(yùn)算 40
2．2．1  加/減法運(yùn)算 40
2．2．2  乘法運(yùn)算 43
2．2．3  除法運(yùn)算 44
2．2．4  有效數(shù)據(jù)位的計算 44
2．3  有限字長效應(yīng) 47
2．3．1  字長效應(yīng)的產(chǎn)生因素 47
2．3．2  A/D轉(zhuǎn)換的字長效應(yīng) 48
2．3．3  系統(tǒng)運(yùn)算中的字長效應(yīng) 49
2．4  FPGA中的常用處理模塊 51
2．4．1  加法器模塊 51
2．4．2  乘法器模塊 53
2．4．3  除法器模塊 56
2．4．4  浮點(diǎn)運(yùn)算模塊 57
2．5  小結(jié)―四個過橋人 59
第3章  鎖相環(huán)為什么能夠跟蹤相位 61
3．1  鎖相環(huán)的組成 62
3．1．1  關(guān)注信號的相位分量 62
3．1．2  VCO是一個積分器件 63
3．1．3  正弦鑒相器還是余弦鑒相器 65
3．1．4  環(huán)路濾波器的作用 68
3．2  從負(fù)反饋電路理解鎖相環(huán) 69
3．2．1  反饋電路的概念 69
3．2．2  負(fù)反饋電路的控制作用 70
3．2．3  鎖相環(huán)與基本負(fù)反饋電路的區(qū)別 71
3．2．4  分析鎖相環(huán)的工作狀態(tài) 72
3．3  最簡單的鎖相環(huán) 73
3．3．1  一階鎖相環(huán)的SystemView模型 73
3．3．2  確定VCO輸出的同相支路 74
3．4  鎖相環(huán)的基本性能參數(shù) 77
3．4．1  捕獲及跟蹤過程 77
3．4．2  環(huán)路的基本性能要求 78
3．5  分析一階環(huán)的基本參數(shù) 79
3．5．1  數(shù)學(xué)方法求解一階環(huán) 79
3．5．2  圖解法分析一階環(huán)工作過程 81
3．5．3  工程設(shè)計與理論分析的差異 82
3．5．4  遺忘的參數(shù)――鑒相濾波器截止頻率 85
3．6  小結(jié)――千條路與磨豆腐 87
第4章  一階鎖相環(huán)的FPGA實(shí)現(xiàn) 89
4．1  一階環(huán)的數(shù)字化模型 90
4．1．1  工程實(shí)例需求 90
4．1．2  數(shù)字鑒相器 91
4．1．3  數(shù)控振蕩器 92
4．1．4  計算環(huán)路增益 94
4．2  數(shù)字鑒相濾波器設(shè)計 95
4．2．1  FIR與IIR濾波器 95
4．2．2  MATLAB濾波器函數(shù) 97
4．2．3  FIR濾波器的MATLAB設(shè)計 100
4．2．4  量化濾波器系數(shù) 102
4．3  Verilog HDL代碼風(fēng)格 105
4．3．1  文件接口聲明 105
4．3．2  變量的命名方式 106
4．3．3  模塊對齊方式 106
4．3．4  阻塞賦值和非阻塞賦值 107
4．3．5  注釋語句 107
4．4  一階環(huán)的Verilog HDL設(shè)計 108
4．4．1  新建FPGA工程 108
4．4．2  數(shù)字乘法器設(shè)計 110
4．4．3  低通濾波器設(shè)計 112
4．4．4  數(shù)控振蕩器設(shè)計 115
4．4．5  頂層文件設(shè)計 115
4．5  一階環(huán)的ModelSim仿真測試 119
4．5．1  MATLAB生成測試數(shù)據(jù) 119
4．5．2  編寫測試激勵文件 120
4．5．3  環(huán)路為什么不能鎖定 122
4．5．4  繼續(xù)仿真分析環(huán)路性能 125
4．6  小結(jié)―科學(xué)的方法 127
第5章  從線性方程到環(huán)路模型 129
5．1  線性時不變系統(tǒng) 130
5．1．1  線性系統(tǒng)的概念 130
5．1．2  時不變系統(tǒng)的概念 132
5．1．3  為什么研究線性時不變系統(tǒng) 132
5．2  信號的線性分解 133
5．2．1  信號的常用分解方法 133
5．2．2  分析的化身―歐拉 135
5．2．3  “e”是一個函數(shù)的極限 137
5．2．4  泰勒、麥克勞林與牛頓 139
5．2．5  上帝創(chuàng)造的公式―歐拉公式 141
5．3  從傅里葉級數(shù)到Z變換 142
5．3．1  溫室效應(yīng)的發(fā)現(xiàn)者―傅里葉 142
5．3．2  傅里葉級數(shù)是一篇美妙的樂章 143
5．3．3  負(fù)頻率信號是什么信號？ 147
5．3．4  傅氏變換與拉氏變換 151
5．3．5  Z變換―離散時間系統(tǒng)分析工具 153
5．3．6  如何判斷系統(tǒng)是否穩(wěn)定 156
5．4  鎖相環(huán)路的模型 158
5．5  小結(jié)―喬布斯的演講 160
第6章  環(huán)路濾波器決定鎖相環(huán)特性 163
6．1  最簡單的環(huán)路濾波器―RC濾波器 164
6．1．1  RC低通濾波器的頻率特性 164
6．1．2  二階環(huán)路的傳輸函數(shù) 166
6．2  回顧二階線性電路 167
6．2．1  二階線性電路與鎖相環(huán) 167
6．2．2  固有振蕩頻率與阻尼系數(shù) 168
6．2．3  單位階躍信號的響應(yīng)分析 169
6．3  RC濾波器二階環(huán)的SystemView仿真 172
6．3．1  RC濾波器鎖相環(huán)路模型 172
6．3．2  鎖定狀態(tài)與阻尼系數(shù)的仿真 174
6．4  反饋環(huán)路的穩(wěn)定性分析 177
6．4．1  系統(tǒng)穩(wěn)定與鎖相環(huán)穩(wěn)定的關(guān)系 177
6．4．2  頻率特性與環(huán)路的穩(wěn)定性關(guān)系 177
6．4．3  伯德圖分析方法 179
6．4．4  伯德圖分析RC二階環(huán)路的穩(wěn)定性 180
6．4．5  二階環(huán)路的相位滯后是如何產(chǎn)生的 181
6．4．6  鑒相濾波器的影響 182
6．5  無源比例積分濾波器 184
6．5．1  頻率特性 184
6．5．2  環(huán)路的傳輸函數(shù) 185
6．5．3  環(huán)路穩(wěn)定性分析及參數(shù)設(shè)計 186
6．5．4  環(huán)路的SystemView仿真 188
6．6  有源比例積分濾波器 189
6．6．1  頻率特性 189
6．6．2  環(huán)路的傳輸函數(shù) 191
6．6．3  環(huán)路穩(wěn)定性分析及參數(shù)設(shè)計 193
6．6．4  環(huán)路的SystemView仿真 194
6．6．5  為什么穩(wěn)態(tài)相差可以為零 196
6．7  小結(jié)―世界上最容易的事 198
第7章  二階環(huán)的FPGA實(shí)現(xiàn) 199
7．1  依據(jù)模擬環(huán)設(shè)計數(shù)字環(huán) 200
7．1．1  從模擬到數(shù)字――雙線性變換 200
7．1．2  環(huán)路濾波器的數(shù)字化 202
7．1．3  理想二階環(huán)的參數(shù)設(shè)計 203
7．1．4  理想二階環(huán)的Verilog HDL設(shè)計 205
7．2  FPGA實(shí)現(xiàn)后的仿真測試 208
7．2．1  環(huán)路增益對鎖定性能的影響 208
7．2．2  頻差對鎖定性能的影響 210
7．2．3  環(huán)路捕獲范圍測試 211
7．3  理想二階環(huán)的數(shù)字化 213
7．3．1  NCO的數(shù)字化模型 213
7．3．2  環(huán)路的數(shù)字化模型 214
7．4  模擬與數(shù)字環(huán)路的關(guān)聯(lián) 215
7．4．1  確定環(huán)路濾波器系數(shù) 215
7．4．2  增益與環(huán)路濾波器系數(shù)的關(guān)系 216
7．4．3  兩種系數(shù)計算方法比較 216
7．5  小結(jié)―芝諾與莊子的哲學(xué) 217
第8章  鎖相環(huán)的性能分析 219
8．1  捕獲性能 220
8．1．1  捕獲過程 220
8．1．2  捕獲帶與捕獲時間 221
8．1．3  輔助捕獲方法 222
8．2  跟蹤性能 224
8．2．1  環(huán)路的穩(wěn)態(tài)相差 224
8．2．2  環(huán)路的頻率特性 225
8．2．3  調(diào)制跟蹤與載波跟蹤 228
8．2．4  兩種跟蹤方式的SystemView仿真 229
8．3  噪聲性能 237
8．3．1  噪聲情況下的環(huán)路模型 237
8．3．2  輸出相位噪聲方差 240
8．3．3  環(huán)路噪聲帶寬 241
8．3．4  環(huán)路信噪比 242
8．4  理想二階環(huán)設(shè)計公式 244
8．5  小結(jié)―興趣是最好的老師 245
第9章  鎖相環(huán)解調(diào)PSK信號的FPGA實(shí)現(xiàn) 247
9．1  PSK調(diào)制解調(diào)原理 248
9．1．1  PSK調(diào)制原理及信號特征 248
9．1．2  PSK信號的MATLAB仿真 249
9．1．3  鎖相環(huán)解調(diào)PSK原理 252
9．2 鎖相環(huán)路解調(diào)參數(shù)設(shè)計 254
9．2．1  總體性能參數(shù)設(shè)計 254
9．2．2  下變頻乘法器設(shè)計 256
9．2．3  下變頻低通濾波器設(shè)計 257
9．2．4  鑒相乘法器設(shè)計 259
9．2．5  數(shù)控振蕩器設(shè)計 260
9．2．6  環(huán)路濾波器設(shè)計 261
9．3  鎖相解調(diào)環(huán)的Verilog設(shè)計 262
9．3．1  頂層文件的Verilog設(shè)計 262
9．3．2  鑒相器的Verilog設(shè)計 264
9．3．3  環(huán)路濾波器的Verilog設(shè)計 265
9．4  鎖相解調(diào)環(huán)的仿真測試 266
9．4．1  環(huán)路捕獲范圍測試 266
9．4．2  NCO更新周期對環(huán)路增益的影響 267
9．5  小結(jié)―漁王的兒子 272
參考文獻(xiàn) 274