基于Xilinx Vivado的數(shù)字邏輯實(shí)驗(yàn)教程

第1章  硬件開(kāi)發(fā)平臺(tái)介紹 1
1．1  Xilinx FPGA器件 1
1．1．1  Xilinx公司簡(jiǎn)介 1
1．1．2  Xilinx的FPGA器件系列 2
1．2  Xilinx大學(xué)計(jì)劃板卡 5
1．3  主電路及外圍接口電路 6
1．4  XUP板卡測(cè)試 21
第2章  軟件平臺(tái)介紹 23
2．1  Vivado設(shè)計(jì)套件 23
2．1．1  Vivado軟件安裝流程 24
2．1．2  IP封裝器、集成器和目錄 28
2．1．3  標(biāo)準(zhǔn)化XDC約束文件 29
2．1．4  工程命令語(yǔ)言 29
2．1．5  Vivado設(shè)計(jì)套件的啟動(dòng)方法 30
2．1．6  Vivado設(shè)計(jì)套件的界面 31
2．2  FPGA設(shè)計(jì)流程 37
2．2．1  Vivado套件的設(shè)計(jì)流程 37
2．2．2  設(shè)計(jì)綜合流程 39
2．2．3  設(shè)計(jì)實(shí)現(xiàn)流程 42
2．3  硬件描述語(yǔ)言 45
2．3．1  VHDL簡(jiǎn)介 46
2．3．2  Verilog HDL簡(jiǎn)介 49
第3章  FPGA設(shè)計(jì)實(shí)例 56
3．1  基于原理圖的設(shè)計(jì)實(shí)例 56
3．1．1  簡(jiǎn)易數(shù)字鐘實(shí)驗(yàn)原理 56
3．1．2  實(shí)驗(yàn)流程 57
3．2  基于Verilog HDL的設(shè)計(jì)實(shí)例 80
3．2．1  設(shè)計(jì)要求 80
3．2．2  實(shí)驗(yàn)操作步驟 81
3．3  74系列IP封裝設(shè)計(jì)實(shí)例 91
3．3．1  IP核分類(lèi) 91
3．3．2  IP封裝實(shí)驗(yàn)流程 92
3．3．3  調(diào)用封裝后的IP 100
第4章  組合邏輯電路實(shí)驗(yàn) 104
4．1  邏輯門(mén)電路 104
4．1．1  基本及常用的邏輯門(mén) 104
4．1．2  與非門(mén)電路的簡(jiǎn)單應(yīng)用 110
4．2  多路選擇器 112
4．2．1  2選1多路選擇器 113
4．2．2  4選1多路選擇器 114
4．2．3  4位2選1多路選擇器 117
4．2．4  74LS253的IP核設(shè)計(jì)及應(yīng)用 119
4．2．5  74LS151的IP核設(shè)計(jì) 122
4．3  比較器 123
4．3．1  4位比較器 124
4．3．2  74LS85的IP核設(shè)計(jì)及應(yīng)用 127
4．3．3  利用數(shù)據(jù)選擇器74LS151設(shè)計(jì)2位比較器 130
4．4  譯碼器 131
4．4．1  3線-8線譯碼器 131
4．4．2  74LS138的IP核設(shè)計(jì)及應(yīng)用 133
4．4．3  數(shù)碼管顯示 135
4．5  編碼器 142
4．5．1  二進(jìn)制普通編碼器 142
4．5．2  二進(jìn)制優(yōu)先編碼器 144
4．5．3  74LS148的IP核設(shè)計(jì) 145
4．6  編碼轉(zhuǎn)換器 147
4．6．1  二進(jìn)制-BCD碼轉(zhuǎn)換器 147
4．6．2  格雷碼轉(zhuǎn)換器 151
4．7  加法器 152
4．7．1  半加器 152
4．7．2  全加器 153
4．7．3  4位加法器 153
4．8  減法器 157
4．8．1  半減器 157
4．8．2  全減器 157
4．9  乘法器 159
4．10 除法器 163
第5章  時(shí)序邏輯電路實(shí)驗(yàn) 169
5．1  鎖存器和觸發(fā)器 169
5．1．1  鎖存器 169
5．1．2  觸發(fā)器 170
5．1．3  74LS74的IP核設(shè)計(jì)及應(yīng)用 176
5．2  寄存器 178
5．2．1  基本寄存器 178
5．2．2  移位寄存器 182
5．2．3  74LS194的IP核設(shè)計(jì)及應(yīng)用 189
5．3  計(jì)數(shù)器 191
5．3．1  二進(jìn)制計(jì)數(shù)器 192
5．3．2  N進(jìn)制計(jì)數(shù)器 195
5．3．3  任意波形的實(shí)現(xiàn) 201
5．3．4  74LS161的IP核設(shè)計(jì)及應(yīng)用 202
5．4  脈沖寬度調(diào)制 208
5．5  時(shí)序邏輯電路綜合設(shè)計(jì) 210
第6章  數(shù)字邏輯設(shè)計(jì)和接口實(shí)驗(yàn) 221
6．1  有限狀態(tài)機(jī) 221
6．1．1  Moore狀態(tài)機(jī)和Mealy狀態(tài)機(jī) 221
6．1．2  有限狀態(tài)機(jī)設(shè)計(jì)例程 221
6．2  最大公約數(shù) 234
6．2．1  GCD算法 235
6．2．2  改進(jìn)的GCD算法 243
6．3  整數(shù)平方根 247
6．3．1  整數(shù)平方根算法 248
6．3．2  改進(jìn)的整數(shù)平方根算法 255
6．4  存儲(chǔ)器 259
6．4．1  只讀存儲(chǔ)器（ROM） 259
6．4．2  分布式的存儲(chǔ)器 262
6．4．3  塊存儲(chǔ)器 266
6．5  VGA控制器 269
6．5．1  VGA的時(shí)序 271
6．5．2  VGA控制器實(shí)例 272
6．6  鍵盤(pán)和鼠標(biāo)接口 292
6．6．1  鍵盤(pán) 293
6．6．2  鼠標(biāo) 297
第 章  數(shù)字邏輯綜合實(shí)驗(yàn) 306
7．1  數(shù)字鐘 306
7．2  數(shù)字頻率計(jì) 310
7．3  電梯控制器 314
7．4  波形發(fā)生電路 320
7．5  超聲波測(cè)距儀 332
7．6  手機(jī)電池保護(hù)板 337
附錄A  Basys3電路圖 349
附錄B  引腳約束 356