CMOS模擬集成電路版圖設計與驗證：基于Cadence Virtuoso與Mentor Cal

第1章  CMOS模擬集成電路版圖基礎
1．1  CMOS工藝基礎及制造流程
1．2  CMOS模擬集成電路設計流程
1．3  CMOS模擬集成電路版圖定義
1．4  CMOS模擬集成電路版圖設計流程
1．4．1  版圖規(guī)劃
1．4．2  設計實現(xiàn)
1．4．3  版圖驗證
1．4．4  版圖完成
1．5  版圖設計通用規(guī)則
1．6  CMOS模擬集成電路版圖匹配設計
1．6．1  CMOS工藝失配機理
1．6．2  元器件版圖匹配設計規(guī)則
第2章  Cadence Virtuoso版圖設計工具
2．1  Virtuoso 界面介紹
2．1．1  Virtuoso CIW界面介紹
2．1．2  Virtuoso Library Manager界面介紹
2．1．3  Virtuoso Layout Editor界面介紹
2．2  Virtuoso 基本操作
第3章  Mentor Calibre版圖驗證工具
3．1  Mentor Calibre版圖驗證工具調用
3．2  Mentor Calibre DRC驗證
3．2．1  Calibre DRC驗證簡介
3．2．2  Calibre DRC界面介紹
3．2．3  Calibre DRC驗證流程舉例
3．3  Mentor Calibre LVS驗證
3．3．1  Calibre LVS驗證簡介
3．3．2  Calibre LVS界面介紹
3．3．3  Calibre LVS驗證流程舉例
3．4  Mentor Calibre寄生參數提取（PEX）
3．4．1  Calibre PEX驗證簡介
3．4．2  Calibre PEX界面介紹
3．4．3  Calibre PEX流程舉例
第4章  CMOS模擬集成電路版圖設計與驗證流程
4．1  設計環(huán)境準備
4．2  反相器鏈電路的建立和前仿真
4．3  反相器鏈版圖設計
4．4  反相器鏈版圖驗證與參數提取
4．5  反相器鏈電路后仿真
4．6  I/O單元環(huán)設計
4．7  主體電路版圖與I/O單元環(huán)的連接
4．8  導出GDSII文件
第5章  運算放大器的版圖設計與后仿真
5．1  運算放大器基礎
5．1．1  運算放大器的基本特性和分類
5．1．2  運算放大器性能參數
5．2  單級運算放大器的版圖設計與后仿真
5．2．1  單級運算放大器的版圖設計
5．2．2  單級運算放大器的參數提取
5．2．3  單級運算放大器的后仿真
5．3  兩級全差分運算放大器的版圖設計與后仿真
5．3．1  兩級全差分運算放大器的版圖設計
5．3．2  兩級全差分運算放大器的參數提取
5．3．3  兩級全差分運算放大器的后仿真
第6章  帶隙基準源與低壓差線性穩(wěn)壓器的版圖設計與后仿真
6．1  帶隙基準源的版圖設計與后仿真
6．1．1  帶隙基準源基本原理
6．1．2  帶隙基準源的版圖設計
6．1．3  帶隙基準源的參數提取
6．1．4  帶隙基準源的后仿真
6．2  低壓差線性穩(wěn)壓器的版圖設計與后仿真
6．2．1  低壓差線性穩(wěn)壓器的基本原理
6．2．2  低壓差線性穩(wěn)壓器的版圖設計
6．2．3  低壓差線性穩(wěn)壓器的參數提取
6．2．4  低壓差線性穩(wěn)壓器的后仿真
第7章  比較器電路的版圖設計與后仿真
7．1  比較器電路基礎
7．1．1  比較器性能參數
7．1．2  比較器特性分析
7．1．3  比較器電路結構
7．2  比較器電路的版圖設計
7．3  比較器電路參數提取
7．4  比較器電路后仿真
第8章  標準I/O單元庫的設計與驗證
8．1  標準I/O單元庫概述
8．2  I/O單元庫基本電路結構
8．3  I/O單元庫版圖設計
8．3．1  數字I/O單元版圖設計
8．3．2  模擬I/O單元的制作
8．3．3  焊盤（pad）的制作
8．4  電路參數提取及后仿真