Verilog傳奇：從電路出發(fā)的HDL代碼設計

忍者學校篇
第一章 基礎知識 2
加和尚說技術發(fā)展 穆金仙談語言演變
Verilog語言發(fā)展及其主要特點 5
守規(guī)并非實際迂腐 按部方為真正捷徑
ASIC與FPGA的開發(fā)流程 13
高速率信號要完整 門陣列時序可約束
FPGA的時序約束 21
打勝仗未雨需綢繆 做設計把握到細節(jié)
FPGA結(jié)構(gòu)與面向FPGA的設計 30
語言設計兩面全能 初學乍練一頭霧水
Verilog語言的可綜合性 38
第二章 語言層次 47
翻譯標準穆子得意 胡說層次加菲犯難
標準內(nèi)容與邏輯層次 50
跳出行為天地寬 廣面試之前必讀此節(jié)
非RTL級的Verilog簡介 57
腳踏陰陽以生四象 內(nèi)存數(shù)值而出格式
常量與表達式 63
出生命名自有準則 千絲萬縷布爾邏輯
變量類型 71
工程步驟自頂向下 邏輯設計模塊連接
模塊設計與連接 77
下忍者篇
第三章 組合操作 88
科學思維三段推理 數(shù)字電路邏輯運算
邏輯運算 92
四則運算正負整數(shù) 可否綜合加減乘除
算術運算 99
適應環(huán)境多種選擇 分支導航關系比較
關系操作 107
關關雎鳩輾轉(zhuǎn)反側(cè) 位位比特拼接擴展
位拼接與選取 113
前途歧路會看地圖 系統(tǒng)分支選擇操作
“? ：”選擇操作 122
第四章 還是組合 131
默默潛伏不求正名 時時準備立即響應
組合邏輯：reg與always 134
條件面前戲說假如 真情實感淚唱如果
選擇語句 143
數(shù)座“伊夫”管理困難 多個數(shù)值討論“案例”
多選語句 151
沙彌聽講迷途知返 老道說書指點迷津
組合邏輯綜合 160
中忍者篇
第五章 時序邏輯 167
兩個活寶鎖存觸發(fā) 一對兄弟電平邊沿
觸發(fā)器與時序邏輯 171
積香廚中穆子做面 集電芯內(nèi)觸發(fā)聯(lián)串
D觸發(fā)器鏈 181
包袱重壓蝸牛行路 輕裝分擔馬蹄飛奔
時序與組合邏輯融合 192
獨木成林難于登天 兄弟協(xié)力分進合擊
并行化設計模式 204
天下大事欲速不達 建功立業(yè)集腋成裘
流水線設計模式 214
工作不滿老板發(fā)怒 一人多用調(diào)度得當
時分復用設計模式 231
第六章 工程話題 241
系統(tǒng)復位無上法寶 片外按鍵初級輸入
按鍵與復位 244
語言有限移位受限 智力無邊位數(shù)可變
可變移位寬度的移位操作 255
數(shù)字邏輯狀態(tài)一統(tǒng) 數(shù)學抽象模型兩種
有限狀態(tài)機及其代碼 262
多個時鐘滴滴答答 幾種隔離分分合合
多時鐘系統(tǒng) 275
重復工作令人煩惱循環(huán)描述可能綜合
循環(huán)控制 282
上忍者篇
第七章 靈活模塊 291
辟邪驅(qū)鬼書寶尉遲 復雜計算任務函數(shù)
函數(shù)與任務 294
統(tǒng)一環(huán)境統(tǒng)一定義 一起修改一起作用
宏定義與宏判斷 303
結(jié)構(gòu)一致小節(jié)差異 書寫單次參數(shù)細化
參數(shù) 310
學習方法模式總結(jié) 代碼簡練生成有道
生成塊 319
綜合知識核心設計 數(shù)字分頻牛刀小試
數(shù)字分頻器核的設計 333
第八章 電路之外 334
行為涉及紅花兩朵 電路驗證各有不同
與電路無關的HDL 347
繼承而來功能豐富 范圍廣泛應用謹慎
編譯指令 356
仿真亦需輸入輸出 語言也有任務函數(shù)
系統(tǒng)任務與函數(shù) 364
武林高手也要吃飯 最強設計必須測試
測量向量與激勵 374
對外聯(lián)絡語言接口 勾選交通句柄函數(shù)
與其他語言/系統(tǒng)借口簡介 383
火影篇
第九章 綜合例子 391
脈沖時鐘時時震蕩 正弦信號刻刻查表
DDS及其基于ROM查找表的實現(xiàn) 394
截弓為弦祖子得率 化曲作線比丘成功
基于折線擬合的DDS實現(xiàn) 407
胡旋不停逐步逼近 位寬延長內(nèi)外有別
基于CORDIC的DDS實現(xiàn) 421
常用Verilog關鍵詞的邏輯歸類 431
代碼風格與規(guī)則 434
有關開發(fā)與仿真環(huán)境的資料 438