數(shù)字邏輯電路基礎(chǔ)（第2版）

目 錄
第1章 數(shù)制與編碼\t（1）
1．1 概述\t（1）
1．1．1 模擬電子技術(shù)和數(shù)字電子
技術(shù)\t（1）
1．1．2 脈沖信號和數(shù)字信號\t（1）
1．1．3 數(shù)字電路的特點\t（2）
1．2 數(shù)制及其轉(zhuǎn)換\t（2）
1．3 編碼\t（5）
1．3．1 二?十進(jìn)制編碼\t（5）
1．3．2 字符編碼\t（6）
本章小結(jié)\t（7）
思考題和習(xí)題\t（7）
第2章 邏輯代數(shù)和硬件描述語言
基礎(chǔ)\t（9）
2．1 邏輯代數(shù)基本概念\t（9）
2．1．1 邏輯常量和邏輯變量\t（9）
2．1．2 基本邏輯和復(fù)合邏輯\t（9）
2．1．3 邏輯函數(shù)的表示方法\t（13）
2．1．4 邏輯函數(shù)的相等\t（15）
2．2 邏輯代數(shù)的運算法則\t（16）
2．2．1 邏輯代數(shù)的基本公式\t（16）
2．2．2 邏輯代數(shù)的基本定理\t（16）
2．2．3 邏輯代數(shù)的常用公式\t（17）
2．2．4 異或運算公式\t（19）
2．3 邏輯函數(shù)的表達(dá)式\t（19）
2．3．1 邏輯函數(shù)常用表達(dá)式\t（19）
2．3．2 邏輯函數(shù)的標(biāo)準(zhǔn)表達(dá)式\t（20）
2．4 邏輯函數(shù)的簡化法\t（22）
2．4．1 邏輯函數(shù)簡化的意義\t（22）
2．4．2 邏輯函數(shù)的公式簡化法\t（23）
2．4．3 邏輯函數(shù)的卡諾圖
簡化法\t（24）
2．5 Verilog HDL基礎(chǔ)\t（28）
2．5．1 Verilog HDL設(shè)計模塊的
基本結(jié)構(gòu)\t（29）
2．5．2 Verilog HDL的詞法\t（30）
2．5．3 Verilog HDL的語句\t（36）
2．5．4 不同抽象級別的
Verilog HDL模型\t（42）
本章小結(jié)\t（43）
思考題和習(xí)題\t（43）
第3章 門電路\t（45）
3．1 概述\t（45）
3．2 晶體二極管和三極管的
開關(guān)特性\t（46）
3．2．1 晶體二極管的開關(guān)特性\t（46）
3．2．2 晶體三極管的開關(guān)特性\t（50）
3．3 分立元件門\t（54）
3．3．1 二極管與門\t（54）
3．3．2 二極管或門\t（55）
3．3．3 三極管非門\t（56）
3．3．4 復(fù)合邏輯門\t（56）
3．3．5 正邏輯和負(fù)邏輯\t（58）
3．4 TTL集成門\t（58）
3．4．1 TTL集成與非門\t（59）
3．4．2 TTL與非門的外部特性\t（60）
3．4．3 TTL與非門的主要參數(shù)\t（64）
3．4．4 TTL與非門的改進(jìn)電路\t（65）
3．4．5 TTL其他類型的集成
電路\t（66）
3．4．6 TTL集成電路多余輸入端
的處理\t（68）
3．4．7 TTL電路的系列產(chǎn)品\t（69）
3．5 其他類型的雙極型集成
電路\t（69）
3．5．1 ECL電路\t（69）
3．5．2 I2L電路\t（70）
3．6 MOS集成門\t（70）
3．6．1 MOS管\t（70）
3．6．2 MOS反相器\t（72）
3．6．3 MOS門\t（74）
3．6．4 CMOS門的外部特性\t（77）
3．7 基于Verilog HDL的門電路
設(shè)計\t（78）
3．7．1 用assign語句建模方法
實現(xiàn)門電路的描述\t（79）
3．7．2 用門級元件例化建模方式
來描述門電路\t（80）
本章小結(jié)\t（81）
思考題和習(xí)題\t（81）
第4章 組合邏輯電路\t（85）
4．1 概述\t（85）
4．1．1 組合邏輯電路的結(jié)構(gòu)和
特點\t（85）
4．1．2 組合邏輯電路的分析
方法\t（85）
4．1．3 組合邏輯電路的設(shè)計
方法\t（86）
4．2 若干常用的組合邏輯電路\t（90）
4．2．1 算術(shù)運算電路\t（90）
4．2．2 編碼器\t（92）
4．2．3 譯碼器\t（94）
4．2．4 數(shù)據(jù)選擇器\t（98）
4．2．5 數(shù)值比較器\t（100）
4．2．6 奇偶校驗器\t（102）
4．3 組合邏輯電路設(shè)計\t（104）
4．3．1 采用中規(guī)模集成部件
實現(xiàn)組合邏輯電路\t（104）
4．3．2 基于Verilog HDL的組合
邏輯電路的設(shè)計\t（108）
4．4 組合邏輯電路的競爭-冒險
現(xiàn)象\t（118）
本章小結(jié)\t（120）
思考題和習(xí)題\t（121）
第5章 觸發(fā)器\t（124）
5．1 概述\t（124）
5．2 基本RS觸發(fā)器\t（124）
5．2．1 由與非門構(gòu)成的基本
RS觸發(fā)器\t（125）
5．2．2 由或非門構(gòu)成的基本
RS觸發(fā)器\t（127）
5．3 鐘控觸發(fā)器\t（128）
5．4 集成觸發(fā)器\t（132）
5．4．1 主從JK觸發(fā)器\t（132）
5．4．2 邊沿JK觸發(fā)器\t（134）
5．4．3 維持-阻塞結(jié)構(gòu)集成
觸發(fā)器\t（135）
5．5 觸發(fā)器之間的轉(zhuǎn)換\t（136）
5．6 基于Verilog HDL的觸發(fā)器
設(shè)計\t（138）
5．6．1 基本RS觸發(fā)器的設(shè)計\t（138）
5．6．2 D鎖存器的設(shè)計\t（139）
5．6．3 D觸發(fā)器的設(shè)計\t（140）
5．6．4 JK觸發(fā)器的設(shè)計\t（141）
本章小結(jié)\t（142）
思考題和習(xí)題\t（142）
第6章 時序邏輯電路\t（145）
6．1 概述\t（145）
6．2 寄存器和移位寄存器\t（148）
6．2．1 寄存器\t（148）
6．2．2 移位寄存器\t（148）
6．2．3 集成移位寄存器\t（150）
6．3 計數(shù)器\t（152）
6．3．1 同步計數(shù)器的分析\t（152）
6．3．2 異步計數(shù)器的分析\t（155）
6．3．3 集成計數(shù)器\t（159）
6．4 時序邏輯電路的設(shè)計\t（162）
6．4．1 同步計數(shù)器的設(shè)計\t（163）
6．4．2 異步計數(shù)器的設(shè)計\t（166）
6．4．3 移存型計數(shù)器的設(shè)計\t（169）
6．4．4 一般同步時序邏輯電路的
設(shè)計\t（172）
6．5 基于Verilog HDL的時序
邏輯電路的設(shè)計\t（174）
6．5．1 數(shù)碼寄存器的設(shè)計\t（174）
6．5．2 移位寄存器的設(shè)計\t（176）
6．5．3 計數(shù)器的設(shè)計\t（177）
6．5．4 順序脈沖發(fā)生器的設(shè)計\t（181）
6．5．5 序列信號發(fā)生器的設(shè)計\t（182）
6．5．6 序列信號檢測器的設(shè)計\t（184）
本章小結(jié)\t（184）
思考題和習(xí)題\t（185）
第7章 脈沖單元電路\t（188）
7．1 概述\t（188）
7．1．1 脈沖單元電路的分類、
結(jié)構(gòu)和波形參數(shù)\t（188）
7．1．2 脈沖波形參數(shù)的分析
方法\t（189）
7．1．3 555定時器\t（189）
7．2 施密特觸發(fā)器\t（191）
7．2．1 用555定時器構(gòu)成施密
特觸發(fā)器\t（191）
7．2．2 集成施密特觸發(fā)器\t（193）
7．3 單穩(wěn)態(tài)觸發(fā)器\t（194）
7．3．1 用555定時器構(gòu)成單穩(wěn)態(tài)
觸發(fā)器\t（194）
7．3．2 集成單穩(wěn)態(tài)觸發(fā)器\t（195）
7．4 多諧振蕩器\t（198）
7．4．1 用555定時器構(gòu)成多諧
振蕩器\t（198）
7．4．2 用門電路構(gòu)成多諧
振蕩器\t（200）
7．4．3 石英晶體振蕩器\t（201）
7．4．4 用施密特電路構(gòu)成多諧
振蕩器\t（201）
本章小結(jié)\t（202）
思考題和習(xí)題\t（202）
第8章 數(shù)/模和模/數(shù)轉(zhuǎn)換\t（204）
8．1 概述\t（204）
8．2 數(shù)/模（D/A）轉(zhuǎn)換\t（205）
8．2．1 D/A轉(zhuǎn)換器的結(jié)構(gòu)\t（205）
8．2．2 D/A轉(zhuǎn)換器的主要技術(shù)
指標(biāo)\t（209）
8．2．3 集成D/A轉(zhuǎn)換器\t（210）
8．3 模/數(shù)（A/D）轉(zhuǎn)換\t（211）
8．3．1 A/D轉(zhuǎn)換器的基本原理\t（212）
8．3．2 A/D轉(zhuǎn)換器的類型\t（214）
8．3．3 A/D轉(zhuǎn)換器的主要技術(shù)
指標(biāo)\t（218）
8．3．4 集成A/D轉(zhuǎn)換器\t（219）
本章小結(jié)\t（220）
思考題和習(xí)題\t（221）
第9章 半導(dǎo)體存儲器\t（222）
9．1 概述\t（222）
9．1．1 半導(dǎo)體存儲器的結(jié)構(gòu)\t（222）
9．1．2 半導(dǎo)體存儲器的分類\t（223）
9．2 隨機(jī)存儲器\t（223）
9．2．1 靜態(tài)隨機(jī)存儲器
（SRAM）\t（223）
9．2．2 動態(tài)隨機(jī)存儲器
（DRAM）\t（224）
9．2．3 隨機(jī)存儲器的典型芯片\t（225）
9．2．4 隨機(jī)存儲器的擴(kuò)展\t（226）
9．3 只讀存儲器\t（228）
9．3．1 固定ROM\t（228）
9．3．2 可編程只讀存儲器\t（229）
9．3．3 可擦除可編程只讀
存儲器\t（229）
9．3．4 ROM的應(yīng)用\t（230）
9．3．5 可編程邏輯陣列PLA\t（231）
9．4 基于Verilog HDL的存儲器
設(shè)計\t（232）
9．4．1 RAM設(shè)計\t（232）
9．4．2 ROM的設(shè)計\t（234）
本章小結(jié)\t（235）
思考題和習(xí)題\t（236）
第10章 可編程邏輯器件\t（237）
10．1 PLD的基本原理\t（237）
10．1．1 PLD的分類\t（237）
10．1．2 陣列型PLD\t（239）
10．1．3 現(xiàn)場可編程門陣列
（FPGA）\t（243）
10．1．4 基于查找表（LUT）
的結(jié)構(gòu)\t（245）
10．2 PLD的設(shè)計技術(shù)\t（247）
10．2．1 PLD的設(shè)計方法\t（248）
10．2．2 PLD的設(shè)計流程\t（248）
10．2．3 在系統(tǒng)可編程技術(shù)\t（251）
10．2．4 邊界掃描技術(shù)\t（253）
10．3 PLD的編程與配置\t（254）
10．3．1 CPLD的ISP方式編程\t（255）
10．3．2 使用PC的并口配置
FPGA\t（256）
本章小結(jié)\t（256）
思考題和習(xí)題\t（257）
附錄A 國產(chǎn)半導(dǎo)體集成電路型號
命名法（GB3430―82）\t（258）
參考文獻(xiàn)