數(shù)字電子技術(shù)基礎(chǔ)

第1章 數(shù)字邏輯基礎(chǔ) 1
1．1 數(shù)字信息與數(shù)字電路 1
1．1．1 數(shù)字信息 1
1．1．2 數(shù)字電路 2
1．2 數(shù)制與碼制 4
1．2．1 幾種常用的數(shù)制 4
1．2．2 不同數(shù)制間的轉(zhuǎn)換 6
1．2．3 幾種常用的碼制 8
1．3 邏輯代數(shù) 10
1．3．1 邏輯代數(shù)中3種基本運(yùn)算 10
1．3．2 復(fù)合邏輯運(yùn)算 12
1．3．3 邏輯代數(shù)的基本公式 14
1．3．4 邏輯代數(shù)的基本定理 14
1．3．5 邏輯代數(shù)的應(yīng)用實(shí)例 15
1．4 邏輯函數(shù)及其表示方法 16
1．4．1 邏輯函數(shù)的定義 16
1．4．2 邏輯函數(shù)的表示方法 16
1．4．3 各種表示方法間的相互轉(zhuǎn)換 17
1．5 邏輯函數(shù)的化簡 18
1．5．1 邏輯函數(shù)的最簡形式 18
1．5．2 公式化簡法 19
1．5．3 卡諾圖化簡法 20
思考題與習(xí)題 28
第2章 邏輯門電路 31
2．1 二極管、三極管和場效應(yīng)管
的開關(guān)特性 31
2．1．1 二極管的開關(guān)特性 31
2．1．2 三極管的開關(guān)特性 33
2．1．3 場效應(yīng)管的開關(guān)特性 36
2．2 分立元件門電路 38
2．2．1 二極管門電路 38
2．2．2 三極管反相器 39
2．2．3 與非門電路 40
2．3 TTL集成門電路 41
2．3．1 TTL反相器電路結(jié)構(gòu)及原理 41
2．3．2 TTL反相器的電壓傳輸特性和
抗干擾能力 44
2．3．3 TTL反相器的靜態(tài)輸入特性、
輸出特性和負(fù)載能力 46
2．3．4 TTL反相器的動(dòng)態(tài)特性 51
2．3．5 TTL門電路的其他類型 53
2．3．6 TTL集成門系列簡介 56
2．4 CMOS集成門電路 58
2．4．1 CMOS反相器的電路結(jié)構(gòu)和
工作原理 61
2．4．2 CMOS反相器的特性及參數(shù) 62
2．4．3 CMOS門電路的其他類型 64
2．4．4 CMOS集成門系列簡介 66
2．5 可以“線與”的集成門電路 68
2．5．1 集電極開路門（OC門） 69
2．5．2 三態(tài)輸出門（TS門） 70
2．5．3 漏極開路門（OD門） 72
2．6 集成門電路的應(yīng)用及其應(yīng)注意
的問題 72
2．6．1 集成門電路的應(yīng)用 72
2．6．2 集成門電路使用應(yīng)注意的問題 74
2．6．3 TTL電路與CMOS電路之間
的接口問題 76
2．7 實(shí)操訓(xùn)練 78
實(shí)訓(xùn)項(xiàng)目一：“與非門”的功能測試
及應(yīng)用 78
思考題與習(xí)題 83
第3章 組合邏輯電路 86
3．1 組合邏輯電路概述 86
3．2 組合邏輯電路的分析與設(shè)計(jì) 87
3．2．1 組合邏輯電路的分析 87
3．2．2 組合邏輯電路的設(shè)計(jì) 88
3．3 常用組合邏輯電路 89
3．3．1 編碼器 89
3．3．2 譯碼器 91
3．3．3 數(shù)據(jù)選擇器 93
3．3．4 加法器 94
3．3．5 數(shù)值比較器 96
3．4 用中規(guī)模集成電路設(shè)計(jì)組合邏輯
電路 96
3．4．1 用譯碼器設(shè)計(jì)組合邏輯電路 96
3．4．2 用數(shù)據(jù)選擇器設(shè)計(jì)組合邏輯
電路 97
3．4．3 用加法器設(shè)計(jì)組合邏輯電路 98
3．5 組合邏輯電路的競爭-冒險(xiǎn)現(xiàn)象 99
3．5．1 競爭-冒險(xiǎn)的概念及其產(chǎn)生
原因 99
3．5．2 消除競爭-冒險(xiǎn)的方法 100
3．6 實(shí)操訓(xùn)練 101
實(shí)操訓(xùn)練二：SSI組合邏輯電路 101
實(shí)操訓(xùn)練三：MSI組合邏輯電路
（一） 102
實(shí)操訓(xùn)練四：MSI組合邏輯電路
（二） 104
思考題與習(xí)題 106
第4章 觸發(fā)器 108
4．1 概述 108
4．2 基本RS觸發(fā)器 109
4．2．1 由與非門構(gòu)成的基本RS
觸發(fā)器 109
4．2．2 由或非門構(gòu)成的基本RS
觸發(fā)器 111
4．3 同步觸發(fā)器 112
4．3．1 同步RS觸發(fā)器 112
4．3．2 同步D觸發(fā)器 114
4．4 主從觸發(fā)器（脈沖觸發(fā)） 115
4．4．1 主從RS觸發(fā)器 115
4．4．2 主從JK觸發(fā)器 116
4．5 邊沿觸發(fā)器（邊沿觸發(fā)） 118
4．6 觸發(fā)器的邏輯功能及描述方法 119
4．7 集成觸發(fā)器 122
4．7．1 常用集成觸發(fā)器 122
4．7．2 觸發(fā)器的功能轉(zhuǎn)換 123
4．8 實(shí)操訓(xùn)練 124
實(shí)操訓(xùn)練五：觸發(fā)器的功能測試
及應(yīng)用 124
思考題與習(xí)題 127
第5章 時(shí)序邏輯電路 130
5．1 時(shí)序邏輯電路的基本概念 130
5．1．1 時(shí)序邏輯電路的分類 130
5．1．2 時(shí)序邏輯電路的基本結(jié)構(gòu)
和描述方法 131
5．2 時(shí)序電路的分析方法 131
5．2．1 同步時(shí)序電路的分析方法 131
5．2．2 異步時(shí)序電路的分析方法 135
5．3 寄存器和移位寄存器 137
5．3．1 寄存器和移位寄存器結(jié)構(gòu)組成
及工作原理 137
5．3．2 集成（移位）寄存器及其
應(yīng)用 141
5．4 計(jì)數(shù)器 143
5．4．1 同步計(jì)數(shù)器結(jié)構(gòu)組成及原理 144
5．4．2 異步計(jì)數(shù)器結(jié)構(gòu)組成及原理 149
5．4．3 集成計(jì)數(shù)器及其應(yīng)用 153
5．5 時(shí)序電路的設(shè)計(jì)方法 162
5．6 應(yīng)用實(shí)例 167
5．7 實(shí)操訓(xùn)練 170
實(shí)操訓(xùn)練六：SSI時(shí)序邏輯電路 170
實(shí)操訓(xùn)練七：MSI時(shí)序邏輯電路
――計(jì)數(shù)器 172
實(shí)操訓(xùn)練八：MSI時(shí)序邏輯電路
――移位寄存器 174
思考與練習(xí)題 175
第6章 脈沖波形的產(chǎn)生與整形 180
6．1 概述 180
6．2 多諧振蕩器 180
6．2．1 非對(duì)稱式多諧振蕩器 181
6．2．2 對(duì)稱式多諧振蕩器 182
6．2．3 石英晶體多諧振蕩器 183
6．3 施密特觸發(fā)器 184
6．3．1 施密特觸發(fā)器的功能 184
6．3．2 由CMOS門構(gòu)成的施密特
觸發(fā)器 184
6．3．3 集成施密特觸發(fā)器 186
6．3．4 施密特觸發(fā)器的應(yīng)用 187
6．4 單穩(wěn)態(tài)觸發(fā)器 189
6．4．1 用門電路組成的單穩(wěn)態(tài)
觸發(fā)器 189
6．4．2 集成單穩(wěn)態(tài)觸發(fā)器 191
6．4．3 單穩(wěn)態(tài)觸發(fā)器的應(yīng)用 193
6．5 555定時(shí)器及其應(yīng)用 193
6．5．1 555定時(shí)器的電路組成
與功能 193
6．5．2 用555定時(shí)器構(gòu)成施密特
觸發(fā)器 195
6．5．3 用555定時(shí)器構(gòu)成多諧
振蕩器 197
6．5．4 用555定時(shí)器構(gòu)成單穩(wěn)態(tài)
觸發(fā)器 199
6．6 應(yīng)用實(shí)例 201
6．7 實(shí)操訓(xùn)練 202
實(shí)操訓(xùn)練九：脈沖波形的變換與
產(chǎn)生 202
實(shí)操訓(xùn)練十：555集成定時(shí)器 204
思考與練習(xí)題 206
第7章 半導(dǎo)體存儲(chǔ)器與可編程邏輯
器件 211
7．1 概述 211
7．2 隨機(jī)存儲(chǔ)器RAM 212
7．2．1 RAM存儲(chǔ)單元 212
7．2．2 RAM的結(jié)構(gòu) 214
7．2．3 RAM的擴(kuò)展 215
7．3 只讀存儲(chǔ)器ROM 216
7．3．1 固定ROM 216
7．3．2 可編程只讀存儲(chǔ)器PROM 218
7．3．3 現(xiàn)代常用ROM 219
7．4 可編程邏輯器件PLD
（Programmable Logic Device） 219
7．4．1 PLD基本原理 220
7．4．2 PLD分類 223
7．5 高密度可編程邏輯器件 224
7．5．1 復(fù)雜可編程邏輯器件CPLD 224
7．5．2 現(xiàn)場可編程門陣列FPGA 224
7．5．3 基于芯片的設(shè)計(jì)方法 225
思考與練習(xí)題 226
第8章 數(shù)模和模數(shù)轉(zhuǎn)換 227
8．1 概述 227
8．2 數(shù)模轉(zhuǎn)換器（DAC） 228
8．2．1 DAC的基本原理 228
8．2．2 倒T形電阻網(wǎng)絡(luò)DAC 228
8．2．3 權(quán)電流型DAC 230
8．2．4 數(shù)模轉(zhuǎn)換輸出極性的擴(kuò)展 231
8．2．5 DAC的主要技術(shù)參數(shù) 232
8．2．6 集成DAC 233
8．3 模數(shù)轉(zhuǎn)換器（ADC） 233
8．3．1 并聯(lián)比較型ADC 234
8．3．2 逐次比較型ADC 236
8．3．3 雙積分型ADC 238
8．3．4 ADC的主要技術(shù)參數(shù) 240
8．3．5 集成ADC 241
8．4 取樣-保持電路 242
8．5 應(yīng)用實(shí)例 243
8．6 實(shí)操訓(xùn)練 244
實(shí)操訓(xùn)練十一：數(shù)/模轉(zhuǎn)換器及應(yīng)用 244
實(shí)操訓(xùn)練十二：模/數(shù)轉(zhuǎn)換器及應(yīng)用 246
思考與練習(xí)題 248
第9章 數(shù)字電子電路綜合設(shè)計(jì) 250
9．1 數(shù)字電子電路的設(shè)計(jì)方法 250
9．1．1 自頂向下設(shè)計(jì)方法 250
9．1．2 試湊設(shè)計(jì)法 251
9．1．3 數(shù)字電路系統(tǒng)分析及設(shè)計(jì)
的一般步驟 252
9．2 數(shù)字電子電路的設(shè)計(jì)舉例 253
9．2．1 十字路口交通管理器 253
9．2．2 數(shù)字頻率計(jì)的設(shè)計(jì)與制作 261
9．3 課程設(shè)計(jì)參考題目 266
附錄A 部分習(xí)題答案 267
參考文獻(xiàn) 280