數(shù)字電路EDA設(shè)計(jì)（第三版）

第1章 緒論
1．1 概述
1．2 EDA技術(shù)的應(yīng)用領(lǐng)域
1．3 EDA的設(shè)計(jì)步驟
1．4 TOP-DOWN設(shè)計(jì)方法
1．5 硬件描述語(yǔ)言
1．5．1 ABEL-HDL
1．5．2 Verilog-HDL
1．5．3 VHDL
1．5．4 Verilog-HDL和VHDL的比較
1．6 可編程邏輯器件開發(fā)工具
1．6．1 ispLEVER
1．6．2 ISE
1．6．3 QuarmsII
1．7 IP核概述
第2章 CPLD、FPGA芯片結(jié)構(gòu)
2．1 Altera公司CPLD芯片
2．1．1 概述
2．1．2 功能描述
2．1．3 邏輯陣列塊
2．1．4 用戶Flash存儲(chǔ)區(qū)
2．2 Xilinx公司Virtex-5系列FPGA
2．2．1 概述
2．2．2 可配置邏輯塊CLB
2．2．3 輸入輸出模塊IOB
2．2．4 BlockRAM
習(xí)題
第3章 數(shù)字電路EDA開發(fā)工具
3．1 ModelSim的設(shè)計(jì)過程
3．1．1 新建工程與源文件
3．1．2 ModelSim仿真
3．2 QuartusII的設(shè)計(jì)過程
3．2．1 設(shè)計(jì)輸入
3．2．2 編譯
3．2．3 編譯前的約束設(shè)置
3．2．4 仿真前的參數(shù)設(shè)置
3．2．5 仿真
3．2．6 引腳分配
3．3 QuartusII與ModelSim聯(lián)合仿真
3．3．1 存儲(chǔ)器初始化文件
3．3．2 MegaWizardPlus-InManager定制ROM
3．3．3 QuartusII與ModelSim聯(lián)合仿真
3．4 ISEDesignSuite集成開發(fā)環(huán)境
3．4．1 ISEDesignSuite各功能模塊簡(jiǎn)介
3．4．2 ISEFoundation軟件介紹
3．5 ISEFoundation設(shè)計(jì)流程
3．5．1 問題分析
3．5．2 設(shè)計(jì)輸入
3．5．3 工程編譯
3．5．4 仿真驗(yàn)證
3．5．5 器件配置與編程
習(xí)題
第4章 VHDL語(yǔ)言
4．1 VHDL概述
4．1．1 VHDL的特點(diǎn)
4．1．2 VHDL語(yǔ)言的程序結(jié)構(gòu)
4．1．3 VHDL程序的一般結(jié)構(gòu)
4．2 實(shí)體定義相關(guān)語(yǔ)句
4．2．1 類屬參數(shù)說(shuō)明語(yǔ)句
4．2．2 端口說(shuō)明語(yǔ)句
4．3 結(jié)構(gòu)體及子結(jié)構(gòu)語(yǔ)句
4．3．1 結(jié)構(gòu)體的格式及構(gòu)造
4．3．2 子結(jié)構(gòu)之塊（BLOCK）語(yǔ)句結(jié)構(gòu)
4．3．3 子結(jié)構(gòu)之進(jìn)程（PROCESS）語(yǔ)句結(jié)構(gòu)
4．3．4 子結(jié)構(gòu)之子程序FUNCTION語(yǔ)句結(jié)構(gòu)
4．3．5 子結(jié)構(gòu)之子程序PROCEDURE語(yǔ)句結(jié)構(gòu)
4．4 程序包、庫(kù)及配置
4．4．1 程序包
4．4．2 庫(kù)
4．4．3 配置
4．5 VHDL的并行語(yǔ)句
4．5．1 簡(jiǎn)單信號(hào)賦值語(yǔ)句
4．5．2 選擇信號(hào)賦值語(yǔ)句
4．5．3 條件信號(hào)賦值語(yǔ)句
4．5．4 元件例化語(yǔ)句
4．5．5 生成語(yǔ)句
4．6 VHDL中的順序語(yǔ)句
4．6．1 順序賦值語(yǔ)句
4．6．2 IF語(yǔ)句
4．6．3 CASE語(yǔ)句
4．6．4 WAIT語(yǔ)句
4．6．5 LOOP語(yǔ)句
4．7 VHDL語(yǔ)言的客體及其分類
4．7．1 常數(shù)
4．7．2 變量
4．7．3 信號(hào)
4．8 VHDL語(yǔ)言的標(biāo)準(zhǔn)數(shù)據(jù)類型
4．8．1 位
4．8．2 位矢量
4．8．3 布爾量
4．8．4 整數(shù)
4．8．5 實(shí)數(shù)
4．8．6 字符
4．8．7 字符串
4．8．8 時(shí)間
4．8．9 錯(cuò)誤等級(jí)
4．9 VHDL用戶定義的數(shù)據(jù)類型
4．9．1 枚舉類型
4．9．2 整數(shù)類型
4．9．3 數(shù)組
4．9．4 用戶自定義子類型
4．10 VHDL語(yǔ)言的運(yùn)算操作符
4．10．1 邏輯運(yùn)算符
4．10．2 算術(shù)運(yùn)算符
4．10．3 關(guān)系運(yùn)算符
習(xí)題
第5章 基本數(shù)字電路的EDA實(shí)現(xiàn)
5．1 基本門電路的設(shè)計(jì)
5．2 觸發(fā)器的設(shè)計(jì)
5．3 編碼器的設(shè)計(jì)
5．3．1 BCD編碼器
5．3．2 格雷碼編碼器
5．4 譯碼器的設(shè)計(jì)
5．4．1 二進(jìn)制譯碼器
5．4．2 數(shù)碼顯示譯碼器
5．5 計(jì)數(shù)器的設(shè)計(jì)
5．5．1 帶使能、清零、預(yù)置功能的計(jì)數(shù)器
5．5．2 可逆計(jì)數(shù)器
5．5．3 進(jìn)制計(jì)數(shù)器
5．6 移位寄存器的設(shè)計(jì)
5．6．1 串入串出移位寄存器
5．6．2 同步預(yù)置串行輸出移位寄存器
5．6．3 循環(huán)移位寄存器
5．6．4 雙向移位寄存器
5．7 有限狀態(tài)機(jī)的設(shè)計(jì)
5．7．1 莫爾型狀態(tài)機(jī)
5．7．2 米里型狀態(tài)機(jī)
5．7．3 QuartusII觀察狀態(tài)轉(zhuǎn)換圖
習(xí)題
第6章 典型數(shù)字系統(tǒng)設(shè)計(jì)
6．1 分頻電路
6．1．1 偶數(shù)分頻
6．1．2 奇數(shù)分頻
6．1．3 X．5分頻
6．1．4 6．5分頻器的硬件驗(yàn)證
6．2 交通燈控制器
6．2．1 交通燈控制器的功能描述
6．2．2 交通燈控制器的實(shí)現(xiàn)
6．2．3 交通燈控制器的VHDL程序
6．2．4 交通燈控制器的硬件驗(yàn)證
6．3 數(shù)字頻率計(jì)
6．3．1 測(cè)頻原理
6．3．2 頻率計(jì)的組成結(jié)構(gòu)分析
6．3．3 頻率計(jì)的VHDL程序
6．3．4 頻率計(jì)的仿真結(jié)果
6．3．5 頻率計(jì)的硬件驗(yàn)證
6．4 實(shí)用數(shù)字鐘電路
6．4．1 分頻模塊
6．4．2 時(shí)鐘產(chǎn)生模塊
6．4．3 數(shù)碼管顯示驅(qū)動(dòng)模塊
6．4．4 數(shù)字鐘的硬件驗(yàn)證
6．5 LCD接口控制電路
6．5．1 1602字符LCM的內(nèi)部存儲(chǔ)器
6．5．2 1602字符LCM的引腳
6．5．3 1602LCM指令系統(tǒng)
6．5．4 1602LCM控制過程
6．5．5 1602顯示的硬件驗(yàn)證
6．6 串口通信
6．6．1 異步串口數(shù)據(jù)傳送格式
6．6．2 用VHDL描述RS-232C串口
6．6．3 串口通信的VHDL程序仿真結(jié)果
6．6．4 串口通信的硬件驗(yàn)證
6．7 2FSK信號(hào)產(chǎn)生器
6．7．1 FSK基本原理
6．7．2 2FSK信號(hào)產(chǎn)生器
6．7．3 2FSK信號(hào)產(chǎn)生器的VHDL描述
6．7．4 2FSK的仿真結(jié)果
6．7．5 2FSK的硬件驗(yàn)證
習(xí)題
附錄一 實(shí)驗(yàn)電路板結(jié)構(gòu)圖
附錄二 實(shí)驗(yàn)板電氣原理圖
附錄三 實(shí)驗(yàn)板EPM240管腳定義表
參考文獻(xiàn)