EDA技術及應用：Verilog HDL版（第4版）

第1章 緒論
1．1 EDA技術的涵義
1．2 EDA技術的發(fā)展歷程
1．3 EDA技術的主要內容
1．3．1 大規(guī)模可編程邏輯器件
1．3．2 硬件描述語言（HDL）
1．3．3 EDA軟件開發(fā)工具
1．3．4 EDA實驗開發(fā)系統(tǒng)
1．4 EDA工具的發(fā)展趨勢
1．5 EDA的工程設計流程
1．5．1 FPGA/CPLD工程設計流程
1．5．2 ASIC工程設計流程
1．6 數(shù)字系統(tǒng)的設計
1．6．1 數(shù)字系統(tǒng)的設計模型
1．6．2 數(shù)字系統(tǒng)的設計方法
1．6．3 數(shù)字系統(tǒng)的設計準則
1．6．4 數(shù)字系統(tǒng)的設計步驟
1．7 EDA技術的應用展望
1．8 EDA技術研究性教學探討
1．8．1 開展EDA技術研究性教學的意義
1．8．2 開展EDA技術研究性教學的方法
1．8．3 開展EDA技術研究性教學的成效
習題
第2章 大規(guī)?？删幊踢壿嬈骷?br />2．1 可編程邏輯器件概述
2．1．1 PLD的發(fā)展進程
2．1．2 PLD的分類方法
2．1．3 常用CPLD 和FPGA標識的含義
2．2 FPGA主流設計技術及發(fā)展趨勢
2．2．1 FPGA主流設計技術
2．2．2 FPGA前沿設計技術與未來發(fā)展趨勢
2．3 Lattice公司的CPLD和FPGA器件
2．3．1 Lattice公司的CPLD和FPGA概述
2．3．2 ispMACH系列CPLD結構
2．3．3 EC/ECP系列FPGA結構
2．4 Altera公司的CPLD和FPGA器件
2．4．1 Altera公司的CPLD和FPGA概述
2．4．2 MAX系列CPLD結構
2．4．3 Cyclone Ⅲ 系列FPGA結構
2．4．4 Stratix Ⅱ 系列FPGA結構
2．5 Xilinx公司的CPLD和FPGA器件
2．5．1 Xilinx公司的CPLD和FPGA概述
2．5．2 XC9500系列CPLD結構
2．5．3 Spartan-3系列FPGA結構
2．5．4 VirtexⅡPro系列FPGA結構
2．6 CPLD和FPGA的編程與配置
2．6．1 CPLD和FPGA的編程配置
2．6．2 CPLD和FPGA 的下載接口
2．6．3 CPLD器件的編程電路
2．6．4 FPGA器件的配置電路
2．7 FPGA和CPLD的開發(fā)應用選擇
習題
第3章 Verilog HDL編程基礎
3．1 Verilog HDL簡介
3．1．1 常用硬件描述語言簡介
3．1．2 Verilog HDL的優(yōu)點
3．1．3 Verilog HDL程序設計約定
3．2 Verilog HDL程序概述
3．2．1 Verilog HDL程序設計舉例
3．2．2 Verilog HDL程序的基本結構
3．2．3 Verilog HDL程序的基本特性
3．2．4 Verilog HDL程序的描述風格
3．3 Verilog HDL語言要素
3．3．1 Verilog HDL文字規(guī)則
3．3．2 Verilog HDL數(shù)據(jù)類型
3．3．3 Verilog HDL操作符
3．3．4 編譯器偽指令
3．4 結構描述語句
3．4．1 元件實例化語句
3．4．2 門級結構描述
3．5 數(shù)據(jù)流描述語句
3．5．1 隱式連續(xù)賦值語句
3．5．2 顯式連續(xù)賦值語句
3．5．3 連續(xù)賦值的表達式
3．5．4 連續(xù)賦值的應用實例
3．6 行為描述語句
3．6．1 過程性結構
3．6．2 過程賦值語句
3．6．3 塊語句
3．6．4 條件語句
3．6．5 選擇語句
3．6．6 循環(huán)語句
3．6．7 wait語句
3．7 函數(shù)與任務
3．7．1 函數(shù)
3．7．2 任務
3．7．3 函數(shù)調用函數(shù)
3．7．4 任務調用函數(shù)及任務
3．7．5 系統(tǒng)函數(shù)與任務
3．8 基本邏輯電路設計
3．8．1 組合邏輯電路設計
3．8．2 時序邏輯電路設計
3．8．3 存儲器電路設計
3．9 狀態(tài)機的Verilog HDL設計
3．9．1 狀態(tài)機的基本結構和編碼方案
3．9．2 一般狀態(tài)機的Verilog HDL設計
3．9．3 摩爾狀態(tài)機的Verilog HDL設計
3．9．4 米立狀態(tài)機的Verilog HDL設計
習題
第4章 常用EDA工具軟件操作指南
4．1 常用EDA工具軟件安裝指南
4．2 常用EDA工具軟件操作用例
4．2．1 四位十進制計數(shù)器電路
4．2．2 計數(shù)動態(tài)掃描顯示電路
4．2．3 EDA仿真測試模型及程序
4．3 Altera QuartusⅡ操作指南
4．3．1 Quartus Ⅱ的初步認識
4．3．2 Quartus Ⅱ的基本操作
4．3．3 Quartus Ⅱ的綜合操作
4．3．4 Quartus Ⅱ的SOPC開發(fā)
4．3．5 高版本Quartus Ⅱ的仿真
4．4 Xilinx ISE Design Suite操作指南
4．4．1 Xilinx ISE的初步認識
4．4．2 ISE Suite的基本操作
4．4．3 ISE Suite的綜合操作
4．5 Synplicity Synplify Pro操作指南
4．5．1 Synplify Pro的使用步驟
4．5．2 Synplify Pro的使用實例
4．6 Mentor Graphics ModelSim操作指南267
4．6．1 ModelSim的使用步驟
4．6．2 ModelSim的使用實例
習題
第5章 EDA實驗開發(fā)系統(tǒng)
5．1 通用EDA實驗開發(fā)系統(tǒng)概述
5．1．1 EDA實驗開發(fā)系統(tǒng)的基本組成
5．1．2 EDA實驗開發(fā)系統(tǒng)的性能指標
5．1．3 通用EDA實驗開發(fā)系統(tǒng)的工作原理
5．1．4 通用EDA實驗開發(fā)系統(tǒng)的使用方法
5．2 GW48系列EDA實驗開發(fā)系統(tǒng)的使用
5．2．1 GW48系列EDA實驗開發(fā)系統(tǒng)介紹
5．2．2 GW48實驗電路結構圖
5．2．3 GW48系統(tǒng)結構圖信號名與芯片引腳對照表
5．2．4 GW48系列EDA實驗開發(fā)系統(tǒng)使用
實例
習題
第6章 Ver5cog HDL設計應用實例。
6．1 8位加法器的設計
6．2 8位乘法器的設計
6．3 8位除法器的設計
6．4 可調信號發(fā)生器的設計
6．5 PWM信號發(fā)生器的設計
6．6 數(shù)字頻率計的設計
6．7 數(shù)字秒表的設計
6．8 交通燈信號控制器的設計
6．9 高速PID控制器的設計
6．10 FIR濾波器的設計
6．11 CORDIC算法的應用設計
6．12 鬧鐘系統(tǒng)的設計
6．12．1 系統(tǒng)設計思路
6．12．2 Verilog HDI。源程序
6．12．3 仿真結果驗證
6．12．4 邏輯綜合分析
6．12．5 硬件邏輯驗證
習題
第7章 EDA技術實驗
7．1 實驗一：計數(shù)器電路的設計
7．2 實驗二：算術運算電路的設計
7．3 實驗三：可調信號發(fā)生器的設計
7．4 實驗四：數(shù)字頻率計的設計
7．5 實驗五：數(shù)字秒表的設計
7．6 實驗六：交通燈信號控制器的設計
7．7 實驗七：FIR濾波器的設計
7．8 實驗八：CORDIC算法的應用設計
7．9 實驗報告范例
附錄 利用WWW進行EDA資源的
檢索
主要參考文獻