數(shù)字系統(tǒng)集成電路設(shè)計(jì)導(dǎo)論

第1章 集成電路設(shè)計(jì)進(jìn)展
1．1 引言
1．1．1 集成電路的發(fā)展簡史
1．1．2 集成電路制造工藝的發(fā)展
1．1．3 集成電路產(chǎn)業(yè)結(jié)構(gòu)經(jīng)歷的變革
1．1．4 集成電路與電子信息技術(shù)
1．2 集成電路設(shè)計(jì)需具備的關(guān)鍵條件及分類方式
1．2．1 集成電路設(shè)計(jì)需具備的4個(gè)關(guān)鍵條件
1．2．2 集成電路的分類方式
1．3 集成電路設(shè)計(jì)方法與EDA工具發(fā)展趨勢
1．3．1 集成電路設(shè)計(jì)方法的演變
1．3．2 常用的集成電路設(shè)計(jì)方法
1．3．3 集成電路EDA工具的發(fā)展趨勢
習(xí)題
參考文獻(xiàn)
第2章 集成電路制造工藝
2．1 集成電路制造工藝與制造流程介紹
2．1．1 集成電路制造工藝介紹
2．1．2 CMOS工藝簡介
2．1．3 以硅工藝為基礎(chǔ)的集成電路生產(chǎn)制造流程
2．1．4 集成電路制造工藝的新技術(shù)與新發(fā)展
2．2 CMOS電路版圖
2．2．1 CMOS邏輯電路
2．2．2 CMOS版圖設(shè)計(jì)（基于CMOS反相器）
2．3 系統(tǒng)中各種延遲特性分析
2．3．1 延遲特性簡介
2．3．2 CMOS反相器的門延遲
參考文獻(xiàn)
第3章 數(shù)字集成電路設(shè)計(jì)描述與仿真
3．1 數(shù)字集成電路的設(shè)計(jì)描述
3．1．1 數(shù)字集成電路設(shè)計(jì)的層次化設(shè)計(jì)及描述域
3．1．2 集成電路設(shè)計(jì)的描述方式
3．2 集成電路邏輯仿真與時(shí)序分析
3．2．1 集成電路設(shè)計(jì)驗(yàn)證
3．2．2 集成電路設(shè)計(jì)驗(yàn)證中的邏輯仿真
3．2．3 集成電路設(shè)計(jì)中的時(shí)序分析
3．2．4 邏輯仿真與時(shí)序分析不足
3．3 仿真建模與仿真流程
3．3．1 數(shù)字系統(tǒng)仿真模型的建立
3．3．2 數(shù)字系統(tǒng)仿真流程
3．4 常用集成電路邏輯仿真工具介紹
3．4．1 ModelSim工具
3．4．2 VCS工具
3．4．3 Quartus Ⅱ工具
3．4．4 Cadence公司邏輯仿真工具
3．4．5 Prime Time工具
3．5 系統(tǒng)驗(yàn)證
3．5．1 驗(yàn)證方法學(xué)和驗(yàn)證語言
3．5．2 UVM簡介
3．5．3 基于System Verilog的UVM類庫
3．5．4 UVM舉例
習(xí)題
參考文獻(xiàn)
第4章 數(shù)字集成電路設(shè)計(jì)綜合
4．1 設(shè)計(jì)綜合概述
4．1．1 設(shè)計(jì)綜合發(fā)展及分類
4．1．2 集成電路高層次綜合簡述
4．1．3 集成電路版圖綜合簡述
4．2 集成電路邏輯綜合
4．2．1 概述
4．2．2 HDL編碼風(fēng)格與邏輯綜合
4．2．3 設(shè)計(jì)約束的施加
4．2．4 設(shè)計(jì)約束的估算
4．2．5 高級時(shí)鐘約束
4．3 DC工具使用流程
4．3．1 DC圖形模式使用
4．3．2 DC命令模式使用
習(xí)題
參考文獻(xiàn)
第5章 集成電路測試與可測試性設(shè)計(jì)
5．1 集成電路測試技術(shù)概述
5．1．1 集成電路測試原理
5．1．2 集成電路測試的分類
5．1．3 自動測試設(shè)備介紹
5．2 數(shù)字集成電路中的故障模型
5．2．1 缺陷、失效和故障的概念和區(qū)別
5．2．2 常用的幾種故障模型
5．2．3 故障的壓縮和故障冗余
5．3 邏輯模擬和故障模擬
5．3．1 邏輯模擬算法
5．3．2 故障模擬算法
5．4 組合電路測試生成
5．4．1 代數(shù)法
5．4．2 路徑敏化法
5．4．3 D算法
5．4．4 組合電路測試生成算法總結(jié)
5．5 可測試性設(shè)計(jì)
5．5．1 專用可測試性設(shè)計(jì)技術(shù)
5．5．2 掃描路徑法
5．5．3 邊界掃描法
5．5．4 內(nèi)建自測試法
5．6 SoC測試技術(shù)
5．6．1 基于核的SoC測試的基本問題
5．6．2 SoC測試結(jié)構(gòu)
5．6．3 IEEE P1500標(biāo)準(zhǔn)
5．6．4 SoC的測試策略
5．7 納米技術(shù)時(shí)代測試技術(shù)展望
習(xí)題
參考文獻(xiàn)
第6章 Verilog HDL數(shù)字系統(tǒng)設(shè)計(jì)
6．1 Verilog HDL入門知識
6．1．1 Verilog HDL概述
6．1．2 Verilog HDL設(shè)計(jì)方法
6．1．3 Verilog HDL中的模塊
6．1．4 Verilog HDL中對所用詞的約定法則
6．1．5 數(shù)、數(shù)據(jù)類型與變量
6．1．6 運(yùn)算表達(dá)式中的運(yùn)算符與操作數(shù)
6．2 Verilog HDL行為描述與建模
6．2．1 行為建模的基本程序架構(gòu)
6．2．2 塊結(jié)構(gòu)
6．2．3 塊結(jié)構(gòu)中的常用程序語句
6．2．4 賦值語句
6．2．5 塊結(jié)構(gòu)中的時(shí)間控制
6．2．6 行為描述與建模中的任務(wù)和函數(shù)
6．3 Verilog HDL結(jié)構(gòu)描述與建模
6．3．1 結(jié)構(gòu)建模的基本程序架構(gòu)
6．3．2 層次化設(shè)計(jì)中的結(jié)構(gòu)描述與建模
6．3．3 基于Verilog HDL內(nèi)置基本邏輯門的結(jié)構(gòu)描述與建模
6．4 Verilog HDL仿真模塊與模塊仿真
6．4．1 Verilog HDL仿真模塊構(gòu)建
6．4．2 Verilog HDL系統(tǒng)任務(wù)和系統(tǒng)函數(shù)
習(xí)題
參考文獻(xiàn)
附錄：第6章習(xí)題技術(shù)要求與仿真要求參考
第7章 系統(tǒng)集成電路SoC設(shè)計(jì)
7．1 系統(tǒng)集成電路SoC設(shè)計(jì)簡介
7．1．1 集成電路設(shè)計(jì)方法的演變
7．1．2 SoC概述
7．1．3 SoC設(shè)計(jì)面臨的新挑戰(zhàn)
7．1．4 SoC設(shè)計(jì)對IP的挑戰(zhàn)
7．1．5 SoC設(shè)計(jì)的標(biāo)準(zhǔn)化
7．2 SoC的關(guān)鍵技術(shù)
7．2．1 IP核復(fù)用設(shè)計(jì)
7．2．2 軟/硬件協(xié)同設(shè)計(jì)
7．2．3 互連效應(yīng)
7．2．4 物理綜合
7．2．5 低功耗設(shè)計(jì)
7．3 SoC設(shè)計(jì)思想與設(shè)計(jì)流程
7．3．1 SoC設(shè)計(jì)思想
7．3．2 SoC設(shè)計(jì)流程
7．3．3 基于復(fù)用平臺的SoC設(shè)計(jì)
7．4 IP核復(fù)用技術(shù)與IP核設(shè)計(jì)標(biāo)準(zhǔn)化
7．4．1 IP核技術(shù)的進(jìn)展
7．4．2 IP核設(shè)計(jì)流程
7．4．3 IP核的設(shè)計(jì)驗(yàn)證
7．4．4 IP核的復(fù)用技術(shù)
7．5 片上總線
7．5．1 源于傳統(tǒng)微機(jī)總線的片上總線
7．5．2 片上總線接口標(biāo)準(zhǔn)
7．5．3 片上總線的層次化結(jié)構(gòu)
7．5．4 AMBA總線
7．5．5 Avalon總線
7．5．6 OCP總線
7．5．7 主從式Wishbone總線
7．5．8 CoreConnect總線
習(xí)題
參考文獻(xiàn)
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