電子技術(shù)基礎(chǔ)：數(shù)字電子（第2版）

第1章邏輯代數(shù)基礎(chǔ)
1.1概述
1.1.1模擬信號(hào)與數(shù)字信號(hào)
1.1.2數(shù)字波形
1.1.3模擬系統(tǒng)與數(shù)字系統(tǒng)
1.2數(shù)制
1.2.1十進(jìn)制系統(tǒng)
1.2.2二進(jìn)制系統(tǒng)
1.2.3八進(jìn)制與十六進(jìn)制系統(tǒng)
1.2.4不同數(shù)制間相互轉(zhuǎn)換
1.2.5二進(jìn)制代碼
1.3邏輯運(yùn)算
1.3.1“與”邏輯運(yùn)算
1.3.2“或”邏輯運(yùn)算
1.3.3“非”邏輯運(yùn)算
1.3.4其他常用邏輯運(yùn)算
1.3.5邏輯函數(shù)的表示方法
1.4邏輯代數(shù)
1.4.1邏輯代數(shù)基本定律
1.4.2邏輯代數(shù)的基本規(guī)則
1.4.3邏輯函數(shù)表達(dá)式及變換
1.5邏輯函數(shù)的公式化簡(jiǎn)法
1.5.1公式化簡(jiǎn)法中的常用公式
1.5.2公式化簡(jiǎn)法中的常用方法
1.6邏輯函數(shù)的卡諾圖化簡(jiǎn)法
1.6.1最小項(xiàng)的定義及性質(zhì)
1.6.2邏輯函數(shù)的最小項(xiàng)表達(dá)式
1.6.3邏輯函數(shù)的卡諾圖表示
1.6.4邏輯函數(shù)的卡諾圖化簡(jiǎn)法
1.7本章小結(jié)
習(xí)題1
第2章集成邏輯門(mén)電路
2.1晶體管的開(kāi)關(guān)特性
2.1.1二極管的開(kāi)關(guān)特性
2.1.2三極管的開(kāi)關(guān)特性
2.2最基本的門(mén)電路
2.2.1與門(mén)電路
2.2.2或門(mén)電路
2.2.3非門(mén)電路
2.3集成TTL門(mén)電路
2.3.1典型的集成與非門(mén)電路
2.3.2集成與非門(mén)的主要參數(shù)
2.3.3集電極開(kāi)路與非門(mén)
2.3.4三態(tài)輸出與非門(mén)
2.4CMOS集成門(mén)電路
2.4.1CMOS非門(mén)電路
2.4.2CMOS與非門(mén)
2.4.3CMOS或非門(mén)
2.4.4CMOS輸入保護(hù)電路
2.5邏輯門(mén)電路使用注意事項(xiàng)及應(yīng)用舉例
2.5.1TTL門(mén)電路的使用
2.5.2CMOS門(mén)電路的使用
2.5.3TTL電路與CMOS電路的連接
2.5.4邏輯門(mén)電路應(yīng)用舉例
2.6本章小結(jié)
習(xí)題2
第3章組合邏輯電路
3.1組合電路的分析和設(shè)計(jì)
3.1.1組合電路的分析
3.1.2組合電路的設(shè)計(jì)
3.2編碼器
3.2.1編碼器的功能和分類(lèi)
3.2.2集成電路編碼器
3.3譯碼器/數(shù)據(jù)分配器
3.3.1譯碼器的結(jié)構(gòu)
3.3.2集成電路譯碼器
3.3.3數(shù)據(jù)分配器
3.4數(shù)據(jù)選擇器
3.4.1數(shù)據(jù)選擇器的結(jié)構(gòu)
3.4.2集成電路數(shù)據(jù)選擇器
3.5數(shù)值比較器
3.5.1數(shù)值比較器的結(jié)構(gòu)
3.5.2集成數(shù)值比較器
3.6加法器
3.6.1半加器與全加器
3.6.2集成加法器
3.7組合邏輯電路中的競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象
3.7.1競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象的成因
3.7.2消除競(jìng)爭(zhēng)冒險(xiǎn)的措施
3.8本章小結(jié)
習(xí)題3
第4章觸發(fā)器
4.1RS觸發(fā)器
4.1.1基本RS觸發(fā)器
4.1.2同步RS觸發(fā)器
4.1.3集成RS觸發(fā)器及其應(yīng)用
4.2邊沿觸發(fā)器
4.2.1邊沿D觸發(fā)器
4.2.2邊沿JK觸發(fā)器
4.2.3其他類(lèi)型的觸發(fā)器(T觸發(fā)器和T′觸發(fā)器)
4.2.4應(yīng)用舉例
4.3不同類(lèi)型觸發(fā)器間的轉(zhuǎn)換
4.3.1JK觸發(fā)器轉(zhuǎn)換成D觸發(fā)器
4.3.2D觸發(fā)器轉(zhuǎn)換成T、T′觸發(fā)器
4.4本章小結(jié)
習(xí)題4
第5章時(shí)序邏輯電路
5.1概述
5.1.1時(shí)序邏輯電路的結(jié)構(gòu)和特點(diǎn)
5.1.2時(shí)序邏輯電路的分類(lèi)
5.1.3時(shí)序邏輯電路的表示方法
5.2時(shí)序邏輯電路的分析
5.2.1分析時(shí)序邏輯電路的一般步驟
5.2.2同步時(shí)序邏輯電路分析舉例
5.2.3異步時(shí)序邏輯電路分析舉例
5.3時(shí)序邏輯電路的設(shè)計(jì)
5.3.1同步時(shí)序邏輯電路設(shè)計(jì)的一般步驟
5.3.2同步時(shí)序邏輯電路設(shè)計(jì)舉例
5.4計(jì)數(shù)器
5.4.1二進(jìn)制加法計(jì)數(shù)器
5.4.2十進(jìn)制計(jì)數(shù)器
5.4.3集成計(jì)數(shù)器
5.4.4計(jì)數(shù)器應(yīng)用舉例
5.5寄存器
5.5.1數(shù)碼寄存器
5.5.2移位寄存器
5.5.3集成移位寄存器
5.6本章小結(jié)
習(xí)題5
第6章脈沖波形的產(chǎn)生和整形
6.1多諧振蕩器
6.1.1門(mén)電路組成的多諧振蕩器
6.1.2石英晶體振蕩器
6.1.3多諧振蕩器的應(yīng)用
6.2單穩(wěn)態(tài)觸發(fā)器
6.2.1門(mén)電路組成的微分型單穩(wěn)態(tài)觸發(fā)器
6.2.2集成單穩(wěn)態(tài)觸發(fā)器
6.2.3單穩(wěn)態(tài)觸發(fā)器的應(yīng)用
6.3施密特觸發(fā)器及其應(yīng)用
6.3.1門(mén)電路組成的施密特觸發(fā)器
6.3.2集成施密特觸發(fā)器
6.3.3施密特觸發(fā)器的應(yīng)用
6.4555定時(shí)器及應(yīng)用
6.4.1555定時(shí)器
6.4.2555定時(shí)器的應(yīng)用
6.5本章小結(jié)
習(xí)題6
第7章數(shù)/模轉(zhuǎn)換和模/數(shù)轉(zhuǎn)換
7.1D/A轉(zhuǎn)換器
7.1.1權(quán)電阻網(wǎng)絡(luò)D/A轉(zhuǎn)換器
7.1.2倒T形電阻網(wǎng)絡(luò)D/A轉(zhuǎn)換器
7.1.3權(quán)電流型D/A轉(zhuǎn)換器
7.1.4D/A轉(zhuǎn)換器的輸出方式
7.1.5D/A轉(zhuǎn)換器的主要技術(shù)指標(biāo)
7.1.6集成D/A轉(zhuǎn)換器及其應(yīng)用
7.2A/D轉(zhuǎn)換器
7.2.1A/D轉(zhuǎn)換器的工作過(guò)程
7.2.2并行比較型A/D轉(zhuǎn)換器
7.2.3逐次比較型A/D轉(zhuǎn)換器
7.2.4雙積分型A/D轉(zhuǎn)換器
7.2.5A/D轉(zhuǎn)換器的主要技術(shù)指標(biāo)
7.2.6集成A/D轉(zhuǎn)換器及應(yīng)用
7.3本章小結(jié)
習(xí)題7
第8章可編程邏輯器件
8.1PLD概述
8.1.1PLD發(fā)展
8.1.2PLD的編程技術(shù)
8.1.3可編程邏輯器件的表示方法
8.2早期可編程只讀存儲(chǔ)器
8.2.1PROM結(jié)構(gòu)及工作原理
8.2.2用PROM實(shí)現(xiàn)組合邏輯電路
8.3較復(fù)雜可編程芯片
8.3.1PAL的基本結(jié)構(gòu)
8.3.2PAL器件的輸出結(jié)構(gòu)
8.4復(fù)雜可編程邏輯器件
8.4.1CPLD器件
8.4.2FPGA器件
8.4.3CPLD和FPGA的選用
8.5PLD編程
8.5.1在系統(tǒng)可編程技術(shù)
8.5.2PLD開(kāi)發(fā)軟件
8.6Verilog HDL編程基礎(chǔ)
8.6.1Verilog HDL的概述
8.6.2Verilog HDL的設(shè)計(jì)流程
8.6.3Verilog HDL模塊簡(jiǎn)介
8.6.4Verilog HDL實(shí)例
8.7應(yīng)用系統(tǒng)設(shè)計(jì)實(shí)例
8.8本章小結(jié)
習(xí)題8
附錄A常用術(shù)語(yǔ)的漢英對(duì)照
參考文獻(xiàn)