Verilog程序設(shè)計與EDA（第二版）

　　本書除緒論外共分9章，主要內(nèi)容包括：Verilog HDL的基本結(jié)構(gòu)與描述方式、Verilo HDL的基本要素、Verilog HDL的基本語句、組合電路設(shè)計、時序電路設(shè)計、仿真測試程序設(shè)計、組合電路設(shè)計實(shí)例、時序電路設(shè)計實(shí)例、EDA開發(fā)軟件等。書中選用了相當(dāng)數(shù)量的例題、實(shí)例，便于讀者聯(lián)系實(shí)際，舉一反三，學(xué)習(xí)運(yùn)用。 本書可作為高等學(xué)校通信、電子工程、自動控制、工業(yè)自動化、檢測技術(shù)及電子技術(shù)應(yīng)用等相關(guān)電類專業(yè)本科和專科生Verilog HDL、EDA課程的教材和教學(xué)參考書，也可作為相關(guān)工程技術(shù)人員的學(xué)習(xí)參考書。

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